[發明專利]用于堆疊式器件的互連結構

有效

• 申請號: 201310463691.4
• 申請日: 2013-10-08
• 公開（公告）號: CN104051419B
• 公開（公告）日: 2017-06-06
• 發明（設計）人: 蔡紓婷;林政賢;楊敦年;劉人誠;洪豐基;黃志輝;陳升照;周世培;林佳潔
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L23/528
• 分類號: H01L23/528;H01L21/768
• 代理公司: 北京德恒律治知識產權代理有限公司11409
• 代理人: 章社杲,孫征

1.一種堆疊式集成電路器件，包括：

第一半導體元件，包括：

第一襯底；

所述第一襯底中的介電塊；和

多個第一導電部件，形成在所述第一襯底上方的第一金屬間介電層中；

第二半導體元件，接合至所述第一半導體元件，其中，所述第二半導體元件包括：

第二襯底；和

多個第二導電部件，形成在所述第二襯底上方的第二金屬間介電層中；以及

導電深互連插塞，連接在所述第一導電部件和所述第二導電部件之間并通過所述介電塊、所述第一金屬間介電層和所述第二金屬間介電層隔離，所述導電深互連插塞包括：

形成在所述介電塊和所述第一金屬間介電層中的上部，所述上部具有第一寬度；和

形成在所述第一金屬間介電層和所述第二金屬間介電層中的下部，所述下部具有小于所述第一寬度的第二寬度，其中，所述導電深互連插塞的穿過所述第一導電部件的部分包括具有所述第一寬度的段和具有所述第二寬度的段。

2.根據權利要求1所述的器件，其中，所述第一導電部件在形成所述導電深互連插塞的下部期間用作蝕刻硬掩模。

3.根據權利要求1所述的器件，其中，所述導電深互連插塞的上部通過所述介電塊和所述第一金屬間介電層隔離。

4.根據權利要求1所述的器件，其中，所述導電深互連插塞的下部通過所述第二金屬間介電層隔離。

5.根據權利要求1所述的器件，還包括：

形成在所述第一導電部件的第一側中的凹槽區。

6.根據權利要求1所述的器件，其中，多個導電深互連插塞形成在單個介電塊中。

7.根據權利要求1所述的器件，其中，單個導電深互連插塞形成在所述介電塊中。

8.一種堆疊式集成電路器件，包括：

第一半導體元件，具有第一襯底、設置在所述第一襯底中的介電塊以及所述第一襯底上方的第一導電部件；

第二半導體元件，接合至所述第一半導體元件，所述第二半導體元件包括第二襯底和位于所述第二襯底上方的第二導電部件；以及

連接在所述第一導電部件和所述第二導電部件之間的導電深互連插塞，其中，所述導電深互連插塞包括：

具有第一寬度的上部，部分所述上部通過所述介電塊隔離；和

具有第二寬度的下部，

其中，所述導電深互連插塞的穿過所述第一導電部件的部分包括具有所述第一寬度的段和具有所述第二寬度的段。

9.根據權利要求8所述的器件，其中，所述導電深互連插塞的上部的第一寬度大于所述下部的第二寬度。

10.根據權利要求8所述的器件，還包括：

形成在所述第一導電部件的第一側中的凹槽區。

11.根據權利要求8所述的器件，還包括：

設置在所述第一半導體元件中的第一金屬間介電(IMD)層；以及

設置在所述第二半導體元件中的第二金屬間介電(IMD)層。

12.根據權利要求11所述的器件，其中，所述導電深互連插塞的上部設置在所述介電塊和所述第一金屬間介電層中，并且所述導電深互連插塞的下部設置在所述第一金屬間介電層和所述第二金屬間介電層中。

13.根據權利要求8所述的器件，其中，多個導電深互連插塞形成在單個介電塊中。

14.根據權利要求8所述的器件，其中，單個導電深互連插塞形成在所述介電塊中。