[發(fā)明專利]一種基于FPGA的永磁同步電機(jī)控制芯片

有效

• 申請(qǐng)?zhí)枺?/td>: 201310452681.0
• 申請(qǐng)日: 2013-09-17
• 公開（公告）號(hào): CN103516279A
• 公開（公告）日: 2014-01-15
• 發(fā)明（設(shè)計(jì)）人: 陳平;蔡述庭;謝云
• 申請(qǐng)（專利權(quán)）人: 廣東工業(yè)大學(xué)
• 主分類號(hào): H02P21/00
• 分類號(hào): H02P21/00
• 代理公司: 暫無(wú)信息
• 代理人: 暫無(wú)信息

1.一種基于FPGA的永磁同步電機(jī)控制芯片，其特征是單芯片實(shí)現(xiàn)電機(jī)外部信號(hào)的采集，運(yùn)算，控制，通信等功能；FPGA主控芯片需搭配Flash芯片用于硬件電路代碼存儲(chǔ)；所述搭配配置芯片還用于Nios?II處理器軟件程序的存儲(chǔ)：SDRAM芯片作為Flash芯片與FPGA主控芯片的緩存。

2.根據(jù)權(quán)利要求1所述的基于FPGA的永磁同步電機(jī)控制芯片，其特征是所述的FPGA主控芯片從片內(nèi)架構(gòu)層面來(lái)看，可劃分為兩部分：Nios?II處理器和基于LEs(Logic?Elements)設(shè)計(jì)的速度電流雙閉環(huán)控制電路；從片內(nèi)模塊功能層面來(lái)看，可劃分為四個(gè)部分：信號(hào)采集模塊，運(yùn)算模塊，控制模塊和通信模塊；

信號(hào)采集模塊包括兩路AD信號(hào)采集：A，B，Z光電脈沖采集及邏輯運(yùn)算和U，V，W相位光電脈沖的采集及邏輯運(yùn)算；

運(yùn)算模塊包括電機(jī)矢量控制算法中的坐標(biāo)變換，PI運(yùn)算，正余弦運(yùn)算，脈寬調(diào)制中的占空比運(yùn)算，指令值與反饋值的差值運(yùn)算，以及濾波運(yùn)算；

控制模塊包括PWM脈沖波的產(chǎn)生及驅(qū)動(dòng)，電流環(huán)和速度環(huán)采樣周期信號(hào)的產(chǎn)生；

通信模塊由Nios?II處理器實(shí)現(xiàn)，Nios?II處理器與PC上位機(jī)的Labview進(jìn)行通信：實(shí)時(shí)修改電機(jī)參數(shù)，和發(fā)送電機(jī)參數(shù)到Labview顯示，并控制電機(jī)運(yùn)行狀態(tài)。

所述的配置芯片型號(hào)為：串行讀寫的EPCS16；Flash芯片的型號(hào)為：S29GL064N，16位數(shù)據(jù)寬度；SDRAM芯片的型號(hào)為：IS42S16320B，16位數(shù)據(jù)寬度；AD芯片型號(hào)為：AD7453，串行12位精度。

所述的通信模塊，是在片內(nèi)嵌入Nios?II處理器，并通過(guò)執(zhí)行C代碼所生成的指令，來(lái)驅(qū)動(dòng)子系統(tǒng)中的SCI核工作；SCI核掛接在32Bits的Avalon的總線上，數(shù)據(jù)寬度8Bits，協(xié)議包括起始位、數(shù)據(jù)和終止位，SCI支持全雙工通信，波特率可設(shè)置至57600bit/s；Nios?II處理器接收和發(fā)送數(shù)據(jù)之前，需發(fā)送用戶自定義的握手信號(hào)，以表征對(duì)應(yīng)的變量；Avalon總線上需掛接PIO核，作為電機(jī)參數(shù)寄存器和控制信號(hào)寄存器，存放變量值和控制信號(hào)值。

所述的信號(hào)采集模塊均采用硬件描述語(yǔ)言結(jié)合IP核來(lái)設(shè)計(jì)；基于硬件描述語(yǔ)言設(shè)計(jì)兩個(gè)相同的AD控制器，分別控制片外兩片AD芯片；AD控制器連續(xù)控制AD芯片工作，AD芯片每10us刷新一次轉(zhuǎn)換數(shù)據(jù)；電流濾波模塊每10us讀取一次AD轉(zhuǎn)換數(shù)據(jù)，每讀取10個(gè)數(shù)據(jù)進(jìn)行一次中值濾波運(yùn)算并輸出結(jié)果；每100us的電流環(huán)采樣周期信號(hào)一到，濾波模塊輸出結(jié)果送入Clark模塊進(jìn)行坐標(biāo)變換運(yùn)算；濾波輸出必須經(jīng)過(guò)零點(diǎn)漂移校正，以軟件校正的方法確保電流零點(diǎn)的準(zhǔn)確性；電機(jī)未啟動(dòng)前，電流為零，經(jīng)過(guò)外部調(diào)理電路抬升之后電流零點(diǎn)對(duì)應(yīng)一個(gè)正電壓值，由于溫漂，零點(diǎn)對(duì)應(yīng)的正電壓值發(fā)生漂移，則通過(guò)軟件檢測(cè)零點(diǎn)是否漂移，通過(guò)加法器，加上一個(gè)校正變量，確保校正后的電流值的編碼為0；

所述的信號(hào)采集模塊執(zhí)行A，B，Z光電脈沖信號(hào)的采集，濾波環(huán)節(jié)分別通過(guò)三個(gè)D觸發(fā)器進(jìn)行串行讀取并經(jīng)過(guò)三輸入的與運(yùn)算，得到了濾波后的A，B，Z信號(hào)；A，B信號(hào)進(jìn)行邏輯運(yùn)算得到四倍頻脈沖和方向信號(hào)；四倍頻脈沖作為脈沖計(jì)數(shù)器的時(shí)鐘輸入，方向信號(hào)作為脈沖計(jì)數(shù)器的上計(jì)下計(jì)控制信號(hào)，Z信號(hào)經(jīng)過(guò)邏輯運(yùn)算形成一個(gè)高電平寬度為一個(gè)系統(tǒng)時(shí)鐘周期的單脈沖信號(hào)，作為脈沖計(jì)數(shù)器的異步加載控制信號(hào)，加載補(bǔ)償角常量。

所述的信號(hào)采集模塊還執(zhí)行U，V，W光電脈沖信號(hào)的采集，根據(jù)UVW三相6種不同的組合，將電氣空間劃分為6個(gè)不同的區(qū)域，每個(gè)區(qū)域?qū)挾葹?0度；通過(guò)查找表方法，將6個(gè)區(qū)域的6個(gè)中間角度值分別存放于FPGA片內(nèi)RAM芯片中，UVW三相組合的編碼作為RAM芯片地址，查找對(duì)應(yīng)的角度；RAM芯片的輸出數(shù)據(jù)作為脈沖計(jì)數(shù)器的異步加載值，在電機(jī)啟動(dòng)前，加載到脈沖計(jì)數(shù)器中，作為轉(zhuǎn)子初始定位的角度。

所述的控制模塊包括PWM脈沖輸出，電流環(huán)采樣周期信號(hào)和速度環(huán)采樣周期信號(hào)的產(chǎn)生；PWM脈沖來(lái)自三角載波與三相占空比數(shù)值的比較輸出；三角載波由計(jì)數(shù)器輸出來(lái)模擬，前半周期為上升計(jì)數(shù)，后半周期為下降計(jì)數(shù)，周期長(zhǎng)度為100us；載波下溢時(shí)產(chǎn)生高電平長(zhǎng)度為系統(tǒng)時(shí)鐘周期的脈沖，該脈沖作為電機(jī)轉(zhuǎn)子機(jī)械角度的采樣信號(hào)，同時(shí)作為加載三相占空比數(shù)值的控制信號(hào)；

所述的基于FPGA的永磁同步電機(jī)控制芯片的電流環(huán)采樣周期信號(hào)來(lái)自外部晶振時(shí)鐘的分頻信號(hào)，通過(guò)PLL分頻后再經(jīng)過(guò)計(jì)數(shù)器分頻，得到了周期為100us，占空比為50％的脈沖信號(hào)；脈沖上升沿觸發(fā)，刷新電流濾波模塊的輸出，電流PI調(diào)節(jié)器的輸出；達(dá)到電流環(huán)100us刷新一次數(shù)值的目的；

所述的基于FPGA的永磁同步電機(jī)控制芯片的速度采樣周期信號(hào)產(chǎn)生原理與電流環(huán)類似，得到了周期為1ms，占空比為50％的脈沖信號(hào)，上升沿觸發(fā)得到1ms內(nèi)脈沖計(jì)數(shù)器的差值，以M法即一個(gè)固定周期內(nèi)計(jì)數(shù)多少脈沖折合為速度；同時(shí)以上升沿觸發(fā)速度PI調(diào)節(jié)器刷新一次輸出。

所述的運(yùn)算模塊均采用硬件描述語(yǔ)言結(jié)合IP核的方法混合設(shè)計(jì)；運(yùn)算模塊包括Clark變換，Park變換，I_park變換，PI調(diào)節(jié)器，正余弦查找表，速度的M法運(yùn)算，SVPWM的占空比運(yùn)算；其中clrak變換，Park變換和I_park變換為標(biāo)準(zhǔn)模塊，均采用硬件描述語(yǔ)言設(shè)計(jì)。

所述的基于FPGA的永磁同步電機(jī)控制芯片的PI調(diào)節(jié)器采用位置式的方法，每一個(gè)采樣周期做一次積分運(yùn)算，即刷新一次PI調(diào)節(jié)器的輸出；電流環(huán)和速度環(huán)的PI調(diào)節(jié)器，均通過(guò)插入D觸發(fā)器的方法，來(lái)延遲采樣周期信號(hào)，以保證本次采集的電流，角度，速度等信號(hào)能參與到本次的PI運(yùn)算之中。

所述的基于FPGA的永磁同步電機(jī)控制芯片的正余弦查找表用片上RAM芯片存儲(chǔ)sinθ和cosθ，其中，θ為電機(jī)電氣角度，用θ作為RAM芯片的地址；將電氣角度360°平均分為2500個(gè)點(diǎn)，每個(gè)點(diǎn)對(duì)應(yīng)的sinθ和cosθ值存放于RAM芯片中，2500對(duì)應(yīng)的二進(jìn)制編碼作為查找表地址；每一個(gè)速度環(huán)采樣周期信號(hào)上升沿觸發(fā)，讀取一次θ值，獲取相應(yīng)的sinθ和cosθ，參與到Park變換和I_park變換模塊計(jì)算當(dāng)中；

所述的基于FPGA的永磁同步電機(jī)控制芯片的速度計(jì)算，采用M法運(yùn)算，脈沖計(jì)數(shù)器輸出經(jīng)過(guò)兩個(gè)D觸發(fā)器，觸發(fā)器的時(shí)鐘來(lái)自速度采樣周期信號(hào)，該信號(hào)上升沿觸發(fā)，兩個(gè)D觸發(fā)器分別保存本周期和上周期的計(jì)數(shù)值，將本周期計(jì)數(shù)減去上周期計(jì)數(shù)，再與周期系數(shù)的倒數(shù)相乘并換算，得到單位為rad/min的速度反饋值；反饋值與指令速度做差，進(jìn)入速度PI調(diào)節(jié)器運(yùn)算，得到新的PI調(diào)節(jié)器的輸出值；

所述的基于FPGA的永磁同步電機(jī)控制芯片的SVPWM占空比運(yùn)算，需要判斷電壓矢量的區(qū)間，空間兩條基本矢量各自的合成時(shí)間，得出三個(gè)占空比數(shù)值；占空比數(shù)值需要被加載到D觸發(fā)器中，才能與三角載波比較產(chǎn)生PWM脈沖；D觸發(fā)器以系統(tǒng)時(shí)鐘為時(shí)鐘驅(qū)動(dòng)，以三角載波下溢產(chǎn)生的脈沖信號(hào)為使能控制信號(hào)，每一個(gè)下溢出現(xiàn)，三路占空比加載入D觸發(fā)器，開始與三角載波比較并產(chǎn)生脈沖波。