[發明專利]用于平面襯底的雙外延CMOS集成

有效

• 申請號: 201310444504.8
• 申請日: 2013-09-23
• 公開（公告）號: CN103824812B
• 公開（公告）日: 2018-06-22
• 發明（設計）人: N·勞貝特;B·普拉納撒蒂哈蘭
• 申請（專利權）人: 意法半導體公司;國際商業機器公司
• 主分類號: H01L21/8238
• 分類號: H01L21/8238;H01L27/146
• 代理公司: 北京市金杜律師事務所 11256
• 代理人: 王茂華

本發明涉及一種用于平面襯底的雙外延CMOS集成。本發明公開一種集成電路結構及相關方法。形成與在集成電路中的n型和p型區域二者之上的柵極電極相鄰的硅鍺區域。通過光刻而圖案化的硬掩模然后保護在p型區域之上的結構而甚至在柵極電極上的側壁間隔物上的硬掩模的剩余物之下從n型區域之上選擇性地去除硅鍺。外延生長與柵極電極相鄰的硅鍺碳取代去除的硅鍺，并且在去除在p型區域結構之上的剩余硬掩模之前執行源極／漏極延伸注入。

技術領域

本公開內容總體涉及制作互補金屬氧化物半導體集成電路，并且更具體地，涉及互補金屬氧化物半導體集成電路中的硅鍺碳(silicon germanium carbon)層的外延沉積。

背景技術

前沿技術需要在低功率操作的高性能。硅鍺碳(經常由“Si(Ge)(C)”、“SiGe(C)”或者“SiGe：C”中的任一項表示)層的外延生長可以是用于提高器件性能的有吸引力的解決方案。然而在互補MOS(CMOS)設計內的n溝道金屬氧化物半導體(NMOS)和p溝道MOS(PMOS)晶體管需要不同外延，從而產生在對一個晶體管類型執行外延時在保護另一晶體管類型中的挑戰。常規方法需要圖案化和在NMOS或者PMOS器件上使用附加間隔物，這降低器件性能、使集成很難并且導致所得電路上的不良缺陷率。

也就是說，因此在本領域中需要一種用于在制作CMOS集成電路期間外延沉積硅鍺碳層的改進工藝。

發明內容

形成與在集成電路中的n型和p型區域二者之上的柵極電極相鄰的硅鍺區域。通過光刻而圖案化的硬掩模然后保護在p型區域之上的結構而甚至在柵極電極上的側壁間隔物上的硬掩模的剩余物之下從n型區域之上選擇性地去除硅鍺。外延生長與柵極電極相鄰的硅鍺碳取代去除的硅鍺，并且在去除在p型區域結構之上的剩余硬掩模之前執行源極／漏極延伸注入。

在描述以下具體實施方式之前，闡明貫穿本專利文獻使用的某些字眼和短語的定義可以是有利的：術語“包括”及其派生詞意味著包括而不限于；術語“或者”為包含意義，這意味著和／或；短語“與......關聯”和“與之關聯”及其派生詞可以意味著包括、被包括在......內、與......互連、包含、被包含于......內、連接到或者與......連接、耦合到或者與......耦合、可與......連通、與......配合、交織、并置、與......鄰近、限于或者用......限定、具有、具有......的性質等；并且術語“控制器”意味著控制至少一個操作的任何設備、系統或者其部分，可以在硬件、固件或者軟件中實施這樣的設備或者它們中的至少兩項的某一組合。應當注意，可以無論本地還是遠程地集中或者分布與任何特定控制器關聯的功能。貫穿本專利文獻提供用于某些字眼和短語的定義，本領域技術人員應當理解，在如果不是多數而為許多實例中，這樣的定義適用于這樣定義的字眼和短語的先前以及將來使用。

附圖說明

為了更完整理解本公開內容及其優點，現在參照結合附圖進行的以下描述，在附圖中，相同標號代表相同部分：

圖1A至圖1J是根據本公開內容的一個實施例的在用于平面襯底的雙外延CMOS集成工藝期間的半導體集成電路結構的一部分的截面圖；并且

圖2是圖示根據本公開內容的一個實施例的用于平面襯底的雙外延CMOS集成工藝的概略流程圖。

具體實施方式

以下討論的圖1A至圖2和用來在本專利文獻中描述本公開內容的原理的各種實施例僅通過示例而不應以任何方式解釋為限制公開內容的范圍。本領域技術人員將理解可以在任何適當布置的系統中實施本公開內容的原理。