[發明專利]一種半導體裝置及其制造方法

在審

• 申請號: 201310442751.4
• 申請日: 2013-09-25
• 公開（公告）號: CN104051279A
• 公開（公告）日: 2014-09-17
• 發明（設計）人: 賴二琨;邱家榮;羅杰
• 申請（專利權）人: 旺宏電子股份有限公司
• 主分類號: H01L21/50
• 分類號: H01L21/50;H01L25/16
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 任巖

技術領域

本發明是有關于一種半導體裝置，包括為了改善半導體裝置例如是3D存儲器裝置的制造方法和結構。

背景技術

半導體裝置的制造中，在一個完成裝置的形成時不同的結構是被配置相互鄰近。舉例來說，一個3D存儲器結構可能包括邊緣(peripheral)電路和陣列(array)電路。對于形成不同結構所需要的不同條件可能導致對其他結構有不利的影響。

舉例來說，陣列區域可能位于被提供于襯底內的溝道中。這種溝道的形成，舉例來說通過反應性離子刻蝕(reactive?ion?etching)，可能導致負載效應(loading?effect)而增加工藝變異和影響裝置產率。

以另一例子來說，陣列區域和邊緣區域(或其不同方向)在形成時可能需要在一段不可忽略的時間周期內暴露在有效溫度下。這個暴露可能負面地影響或是除此之外導致損害到裝置上已經形成的結構。這個概念可以歸因于熱預算(thermal?budget)。超出裝置上已形成部分的熱預算可能導致損害和影響裝置產率。

因此有需要改善的工藝和結構，尤其是在3D存儲器裝置的例子中，但同時也是為了其他裝置，減少工藝步驟的使用可能造成已形成結構的損害和減少對已形成結構的熱損害的可能性。

發明內容

一種半導體裝置，包括一襯底、一疊層結構和一晶體管；襯底包括一第一部分和一第二部分；疊層結構是被形成在襯底的第一區域上方；具有一柵極的晶體管結構形成在第二區域；柵極結構的一底部是被配置于距離該襯底的一高度，該高度小于襯底與疊層結構的一底部之間的一高度。

另一實施例中，一種制造半導體裝置的方法包括形成疊層結構在半導體裝置的第一區域的襯底上方；形成氧化物在疊層結構上方；以及在形成氧化物在疊層結構上方之前形成晶體管至少一部份結構在半導體裝置的第二區域。

附圖說明

圖1繪示一實施例的半導體裝置剖面圖。

圖2繪示一實施例的半導體裝置剖面圖。

圖3繪示一實施例的半導體裝置剖面圖。

圖4繪示一實施例的半導體裝置剖面圖。

圖5繪示一實施例的半導體裝置剖面圖。

圖6繪示一實施例的半導體裝置剖面圖。

圖7繪示一實施例的半導體裝置剖面圖。

圖8繪示一實施例的半導體裝置剖面圖。

圖9繪示一實施例的半導體裝置剖面圖。

圖10繪示一實施例的半導體裝置剖面圖。

圖11繪示一實施例的半導體裝置剖面圖。

圖12繪示一實施例的半導體裝置剖面圖。

圖13繪示一實施例的半導體裝置剖面圖。

圖14繪示一實施例的半導體裝置剖面圖。

圖15繪示一實施例的半導體裝置剖面圖。

圖16繪示一實施例的半導體裝置剖面圖。

圖17繪示一實施例中形成的半導體裝置的一實施工藝流程圖。

【符號說明】

10：??半導體裝置

12：??襯底

14、16：?區域

18、38：?阱區

20：??氧化物層

22、28：?氮化物層

24：??光刻膠層

26：??淺溝道隔離結構

30：??3D多層薄膜

32：??位線結構

34、42：?多晶硅層

35：??柵極氧化物

36：??氧化物層

40、52：?硅化物層

44：??多晶硅柵極

46：??間隙壁

48、54：?介電層

50：??字線結構

A、B：?距離

具體實施方式

圖1繪示一半導體裝置10包括一襯底12；半導體裝置可包括陣列區域14與邊緣區域16；阱區18是形成于襯底12中；實施例的阱區18包括一N型深阱區(Deep?N?Well，DNW)，例如是具有一高注入能量，和一高壓(high?voltage，HV)阱區。