[發(fā)明專利]MOS晶體管及對應的形成方法

有效

• 申請?zhí)枺?/td>: 201310442522.2
• 申請日: 2013-09-24
• 公開（公告）號: CN104465789B
• 公開（公告）日: 2017-09-22
• 發(fā)明（設計）人: 邱慈云;劉欣;施雪捷
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L29/808
• 分類號: H01L29/808;H01L29/41;H01L21/337;H01L21/266
• 代理公司: 北京集佳知識產權代理有限公司11227
• 代理人: 駱蘇華

技術領域

本發(fā)明涉及半導體制造技術，特別涉及一種MOS晶體管及對應的形成方法。

背景技術

目前，隨著小尺寸、低價位、便攜式移動通訊和消費電子產品需求的飛速增長，單純的數(shù)字電路產品已無法滿足需要，帶有模擬電路的混合信號片上系統(tǒng)在集成電路產業(yè)中占據(jù)了越來越重要的地位，CMOS模擬電路從低速、低復雜度、小信號、高工作電壓的電路逐步發(fā)展成高速、高復雜度、低工作電壓的混合信號系統(tǒng)。與此同時，器件尺寸的縮小對MOS晶體管各種寄生效應的降低以及信噪比的提高提出了更高的要求。

請參考圖1，為現(xiàn)有的MOS晶體管的剖面結構示意圖，包括：半導體襯底10，位于半導體襯底10表面的柵極結構11，位于柵極結構11側壁的側墻12；位于柵極結構11兩側的半導體襯底10內的輕摻雜源漏區(qū)（未標示）和位于柵極結構11、側墻12兩側的半導體襯底10內的重摻雜源漏區(qū)（未標示），所述輕摻雜源漏區(qū)和重摻雜源漏區(qū)共同構成源區(qū)14和漏區(qū)15。在所述MOS晶體管中，源區(qū)14、漏區(qū)15與接觸的半導體襯底10之間的摻雜類型相反，源區(qū)14、漏區(qū)15與接觸的半導體襯底10之間形成PN結，MOS晶體管中存在源漏區(qū)寄生PN結電容20。當MOS晶體管的源區(qū)14、漏區(qū)15電壓發(fā)生變化時，所述寄生PN結電容將充電或放電。而當MOS晶體管工作在頻率較高的高頻狀態(tài)時，所述源漏區(qū)寄生PN結電容20的充放電將嚴重影響電路的工作效率，從而影響MOS晶體管的高頻特性。此外，半導體襯底10的噪聲也將沿著所述源漏區(qū)寄生PN結電容20傳遞給MOS晶體管，噪聲還將通過半導體襯底與各個寄生電容形成的回路向集成電路的各個支路傳遞，進一步嚴重影響整個電路的性能。因此，MOS晶體管的源漏區(qū)寄生PN結電容是衡量和優(yōu)化MOS晶體管性能的一個重要參數(shù)。但現(xiàn)有技術形成的MOS晶體管的源漏區(qū)寄生PN結電容較大。

發(fā)明內容

本發(fā)明解決的問題是提供一種MOS晶體管及對應的形成方法，所形成的MOS晶體管的源漏區(qū)寄生PN結電容較小。

為解決上述問題，本發(fā)明提供一種MOS晶體管的形成方法，包括：提供半導體襯底，在所述半導體襯底表面形成柵極結構；在所述柵極結構兩側的半導體襯底內形成袋狀區(qū)；對所述柵極結構兩側的半導體襯底進行刻蝕，去除部分厚度的袋狀區(qū)，使得所述袋狀區(qū)對應的半導體襯底表面低于柵極結構底部的半導體襯底表面；在刻蝕后的袋狀區(qū)內形成輕摻雜源漏區(qū)；在所述柵極結構的側壁形成側墻；以所述側墻和柵極結構為掩膜，在柵極結構和側墻兩側的半導體襯底內形成重摻雜源漏區(qū)，所述輕摻雜源漏區(qū)和重摻雜源漏區(qū)構成MOS晶體管的源區(qū)和漏區(qū)。

可選的，所述去除的袋狀區(qū)的厚度范圍為10納米～40納米。

可選的，對所述柵極結構兩側的半導體襯底進行刻蝕的工藝為濕法刻蝕工藝或干法刻蝕工藝。

可選的，對所述袋狀區(qū)和輕摻雜源漏區(qū)進行退火處理。

可選的，所述退火處理在形成側墻之前進行、或在形成重摻雜源漏區(qū)后進行。

可選的，所述袋狀區(qū)的摻雜離子類型與源區(qū)、漏區(qū)的摻雜離子類型相反。

可選的，還包括：在所述半導體襯底形成阱區(qū)，在所述阱區(qū)表面形成柵極結構，在所述柵極結構兩側的阱區(qū)內形成袋狀區(qū)、源區(qū)和漏區(qū)。

可選的，所述袋狀區(qū)的摻雜離子類型與阱區(qū)的摻雜離子類型相同。

可選的，所述袋狀區(qū)的摻雜離子類型與半導體襯底的摻雜離子類型相同。

可選的，所述輕摻雜源漏區(qū)的深度小于刻蝕后的袋狀區(qū)的深度，且所述袋狀區(qū)完全包裹住輕摻雜源漏區(qū)。

本發(fā)明還提供了一種MOS晶體管，包括：半導體襯底；位于所述半導體襯底表面的柵極結構，位于所述柵極結構側壁的側墻；位于所述柵極結構兩側的半導體襯底內的袋狀區(qū)，所述袋狀區(qū)對應的半導體襯底表面低于柵極結構底部的半導體襯底表面；位于所述柵極結構兩側且位于所述袋狀區(qū)內的輕摻雜源漏區(qū)，位于所述柵極結構和側墻兩側的半導體襯底內的重摻雜源漏區(qū)，所述輕摻雜源漏區(qū)和重摻雜源漏區(qū)構成MOS晶體管的源區(qū)和漏區(qū)。

可選的，所述袋狀區(qū)對應的半導體襯底表面與柵極結構底部的半導體襯底表面的高度差的范圍為10納米～40納米。

可選的，所述袋狀區(qū)的摻雜離子類型與源區(qū)、漏區(qū)的摻雜離子類型相反。

可選的，還包括：位于所述半導體襯底內的阱區(qū)，所述阱區(qū)表面形成有柵極結構，所述柵極結構兩側的阱區(qū)內形成有袋狀區(qū)、源區(qū)和漏區(qū)。

可選的，所述袋狀區(qū)的摻雜離子類型與阱區(qū)的摻雜離子類型相同。

可選的，所述袋狀區(qū)的摻雜離子類型與半導體襯底的摻雜離子類型相同。