[發明專利]多處理器并行處理應用的總線架構在審
| 申請號： | 201310438833.1 | 申請日： | 2013-09-24 |
| 公開（公告）號： | CN103500150A | 公開（公告）日： | 2014-01-08 |
| 發明（設計）人： | 李延龍;蔣大海;李寶香;張寶華;吳述超;魏民權;侯林杰 | 申請（專利權）人： | 許繼集團有限公司;許繼電氣股份有限公司;國家電網公司 |
| 主分類號： | G06F13/36 | 分類號： | G06F13/36 |
| 代理公司： | 鄭州睿信知識產權代理有限公司 41119 | 代理人： | 胡泳棋 |
| 地址： | 461000 河*** | 國省代碼： | 河南;41 |
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| 摘要： | |||
| 搜索關鍵詞： | 處理器 并行 處理 應用 總線 架構 | ||
【權利要求書】：
1.多處理器并行處理應用的總線架構，其特征在于：總線為并行設置的N段子母線，每段子母線上連接有至少一個CPU插件，N為大于等于2的自然數。
2.根據權利要求1所述的多處理器并行處理應用的總線架構，其特征在于：所述N設為3。
3.根據權利要求1所述的多處理器并行處理應用的總線架構，其特征在于：還設有與所述各段子母線的CPU插件通訊的通訊總線，通訊總線包括M條串行通道，每個CPU插件設有至少M個通訊接口，每個CPU插件的各通訊接口與各串行通道一一對應連接。
4.根據權利要求3所述的多處理器并行處理應用的總線架構，其特征在于：所述每個CPU插件的其中一個通訊接口為發送接口，其他通訊接口為接收接口；各CPU插件的發送接口與各串行通道一一對應。
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