[發明專利]一種橫向集成SOI半導體功率器件

有效

• 申請號: 201310421629.9
• 申請日: 2013-09-16
• 公開（公告）號: CN103489865A
• 公開（公告）日: 2014-01-01
• 發明（設計）人: 喬明;李燕妃;胡利志;吳文杰;許琬;蔡林希;陳濤;張波
• 申請（專利權）人: 電子科技大學
• 主分類號: H01L27/088
• 分類號: H01L27/088;H01L21/762
• 代理公司: 成都宏順專利代理事務所(普通合伙) 51227
• 代理人: 李順德;王睿

技術領域

本發明涉及半導體技術，具體的說是涉及一種具有n⁺埋層的橫向集成的準超結SOI半導體功率器件。

背景技術

隨著以功率MOS器件為代表的新型功率半導體器件的迅速發展，目前以通訊、計算機、汽車電子和消費類產品為代表的4C占據了三分之二以上的功率半導體應用市場，功率集成電路成為目前功率半導體器件的熱點和快速發展領域。高壓功率集成電路是指將高壓功率器件與信號處理系統及外圍接口電路、保護電路、檢測診斷電路等集成在同一芯片的集成電路。要將高壓功率器件和低壓控制電路單片集成，隔離技術是基礎，高低壓兼容工藝是關鍵，可集成的高壓功率器件是核心。

文獻1M.R.Lee,Oh-Kyong?Kwon,S.S.Lee,et?al.SOI?High?Voltage?Integrated?Circuit?Technology?for?Plasma?Display?Panel?Drivers.Proceedings?of1999International?Symposium?on?Power?Semiconductor?Devices?and?ICs,Vol.11:285-288，開發了一種采用Extended?Drain?MOSFET（EDMOSFET）和介質隔離技術的150V和250V?SOI高壓集成電路技術，采用3μm埋氧層和5.5μm頂層硅的SOI（Silicon-On-Insulator）材料，基于0.8微米的CMOS規則，如圖1所示。其中，1是n⁺襯底，2是埋氧層，8是SOI層，其上置有HV-NMOS和HV-PMOS，器件間由介質層21和槽內填充物22構成的介質隔離槽隔開。3是深n阱，4是深p阱，31是HV-PMOS源區n阱，42是HV-PMOS?p型漂移區和LV-NMOS?p型漂移區，33是HV-PMOS?n⁺阱接觸區、HV-NMOS?n⁺源區和n⁺漏區以及LV-NMOS?n⁺源漏區，43是HV-PMOS?p⁺源區和漏區、HV-NMOS?p⁺阱接觸區以及LV-PMOS?p⁺源漏區，41是HV-NMOS源區p阱，32是HV-NMOS?n型漂移區和LV-PMOS?n型漂移區，34是HV-NMOS漏區n型緩沖層，23是柵氧化層，7是多晶硅柵電極，51是HV-PMOS金屬電極，61是HV-PMOS金屬場板，52是HV-NMOS金屬電極，62是HV-NMOS金屬場板，53是LV-PMOS金屬電極，54是LV-NMOS金屬電極，8是SOI層。所述高壓集成電路為厚層SOI結構，具有埋氧層2，SOI層8較厚，為5.5微米。器件集成方式為深槽介質隔離，寄生效應減小，有助于避免閂鎖效應。然而由于較厚的SOI層，雖采用介質隔離的SOI技術，但p型漂移區42與深n阱3和源區n阱31、n型漂移區32與源區p阱41和深p阱4間仍存在大面積的PN結，其并沒有充分利用SOI技術的低漏電、低功耗優勢；并且由于采用深槽介質隔離方式，需要進行深槽刻蝕、槽填充、平坦化等額外的工藝步驟，增加了工藝成本。