[發(fā)明專利]一種阻抗匹配方法

有效

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• 申請日: 2013-09-11
• 公開（公告）號: CN104425208B
• 公開（公告）日: 2018-01-19
• 發(fā)明（設計）人: 韋剛;李興存;宋銘明
• 申請（專利權）人: 北京北方華創(chuàng)微電子裝備有限公司
• 主分類號: H01L21/00
• 分類號: H01L21/00;H05H1/46
• 代理公司: 北京天昊聯(lián)合知識產權代理有限公司11112
• 代理人: 彭瑞欣,張?zhí)焓?/td>

技術領域

本發(fā)明涉及半導體領域，尤其涉及一種阻抗匹配方法。

背景技術

現(xiàn)有的深硅刻蝕設備通常如圖1所示，其中反應腔4中設置有靜電卡盤6，該靜電卡盤6用于承載晶片5，電感耦合線圈3位于反應腔4上部的介質窗口7的上方，且電感耦合線圈3與匹配器2和射頻電源1相連，當射頻電源1發(fā)送射頻時，能夠在反應腔4內產生感應電磁場以將相應的氣體激發(fā)為等離子體以進行對應的工藝。目前的深硅刻蝕工藝通常為刻蝕步驟和沉積步驟的交替循環(huán)，其中，刻蝕步驟對基片進行刻蝕，沉積步驟為在刻蝕溝槽的側壁上沉積一層聚合物保護膜以保護側壁不被刻蝕，使得刻蝕步驟中的刻蝕只在基片垂直面進行。為了能夠穩(wěn)定地在反應腔中激發(fā)等離子體，需要使得反應腔和匹配網絡的阻抗與射頻電源的阻抗匹配。

現(xiàn)有的一種阻抗匹配技術為采用阻抗傳感器獲取匹配網絡和反應腔的阻抗，并根據阻抗傳感器所獲取的匹配網絡和反應腔的阻抗，控制電機轉動以調節(jié)匹配網絡中的阻抗可調元件（如調節(jié)可變電容的電容值），使得匹配網絡和反應腔的阻抗與射頻電源的阻抗匹配。然而，該現(xiàn)有技術中，采用電機通過機械方式調節(jié)阻抗可調元件，其調節(jié)速度比較慢，難以實現(xiàn)穩(wěn)定匹配，容易造成刻蝕和沉積的效果不均勻，并導致刻蝕得到的基片側壁凹凸不平（Scalloping現(xiàn)象），此外，該方法在刻蝕步驟和沉積步驟過程中，需要持續(xù)對阻抗可調元件進行調節(jié)，會縮短電機和阻抗可調元件的使用壽命。

現(xiàn)有的另一種阻抗匹配技術為采用電源掃頻自動匹配的方式，即固定匹配網絡中各元件的參數值，利用射頻電源的掃頻匹配功能使得匹配網絡和反應腔的阻抗和射頻電源的阻抗匹配。該現(xiàn)有技術的匹配速度較快，但需要預先通過實驗確定匹配網絡中各阻抗可調元件的參數值，且在不同的工藝條件下，所需要設定的阻抗可調元件參數值往往也不同，增加了工藝開發(fā)的工作量。

發(fā)明內容

有鑒于此，本發(fā)明的目的在于提供一種阻抗匹配方法，以使得在深硅刻蝕工藝中，匹配網絡和反應腔的阻抗與射頻電源的阻抗能夠快速匹配。

為實現(xiàn)上述目的，本發(fā)明提供一種阻抗匹配方法，用于在交替循環(huán)的刻蝕和沉積中使得射頻電源的阻抗和匹配網絡與反應腔的阻抗匹配，所述阻抗匹配方法包括：

S1、在前N個刻蝕步驟中，調節(jié)所述匹配網絡，使所述射頻電源的阻抗和所述匹配網絡與所述反應腔的阻抗匹配，并獲取所述匹配網絡的刻蝕步驟阻抗值，以及在前N個沉積步驟中，調節(jié)所述匹配網絡，使所述射頻電源的阻抗和所述匹配網絡與所述反應腔的阻抗匹配，并獲取所述匹配網絡的沉積步驟阻抗值；

S2、在第N+1個以及后續(xù)的刻蝕步驟中，設定所述匹配網絡的阻抗值為所述刻蝕步驟阻抗值，在第N+1個以及后續(xù)的沉積步驟中，設定所述匹配網絡的阻抗值為所述沉積步驟阻抗值，并在第N+1個以及后續(xù)的刻蝕步驟和第N+1個以及后續(xù)的沉積步驟中，調節(jié)所述射頻電源的頻率，以使所述射頻電源的阻抗和所述匹配網絡與所述反應腔的阻抗匹配；

其中，N為預先設定的正整數。

優(yōu)選地，所述S1中獲取的所述匹配網絡的刻蝕步驟阻抗值為：第N個刻蝕步驟中，調節(jié)所述匹配網絡后得到的所述匹配網絡的阻抗值；

所述S1中獲取的所述匹配網絡的沉積步驟阻抗值為：第N個沉積步驟中，調節(jié)所述匹配網絡后得到的所述匹配網絡的阻抗值。

優(yōu)選地，N為1。

優(yōu)選地，N大于1時，所述S1中獲取的所述匹配網絡的刻蝕步驟阻抗值為：前N個刻蝕步驟中每個刻蝕步驟調節(jié)所述匹配網絡后得到的所述匹配網絡的阻抗值的平均值；

所述S1中獲取的所述匹配網絡的沉積步驟阻抗值為：前N個沉積步驟中每個沉積步驟調節(jié)所述匹配網絡后得到的所述匹配網絡的阻抗值的平均值。

優(yōu)選地，所述射頻電源為掃頻電源。

優(yōu)選地，所述匹配網絡包括阻抗傳感器，所述阻抗傳感器能夠獲取所述匹配網絡和所述反應腔的阻抗值；

所述S1中根據所述阻抗傳感器所獲取的所述匹配網絡和所述反應腔的阻抗值，調節(jié)所述匹配網絡。

優(yōu)選地，所述匹配網絡包括阻抗可調元件，

所述調節(jié)所述匹配網絡包括：調節(jié)所述阻抗可調元件的參數值。

優(yōu)選地，所述S1中獲取所述匹配網絡的刻蝕步驟阻抗值，包括：獲取所述阻抗可調元件的刻蝕步驟參數值；

所述S1中所述獲取所述匹配網絡的沉積步驟阻抗值，包括：獲取所述阻抗可調元件的沉積步驟參數值。

優(yōu)選地，所述S2中設定所述匹配網絡的阻抗值為所述刻蝕步驟阻抗值包括：設定所述阻抗可調元件的參數值為所述刻蝕步驟參數值；