[發(fā)明專利]一種兼容連續(xù)波和脈沖調(diào)制載波頻率測(cè)量的方法及裝置

有效

• 申請(qǐng)?zhí)枺?/td>: 201310396139.8
• 申請(qǐng)日: 2013-09-03
• 公開（公告）號(hào): CN103487649A
• 公開（公告）日: 2014-01-01
• 發(fā)明（設(shè)計(jì)）人: 蒙海瑛;凌偉;張士峰;杜念文;朱偉
• 申請(qǐng)（專利權(quán)）人: 中國電子科技集團(tuán)公司第四十一研究所
• 主分類號(hào): G01R23/10
• 分類號(hào): G01R23/10
• 代理公司: 濟(jì)南舜源專利事務(wù)所有限公司 37205
• 代理人: 王連君

1.一種兼容連續(xù)波和脈沖調(diào)制載波頻率測(cè)量的方法，其特征在于：將被測(cè)信號(hào)分成兩路，第一路被測(cè)信號(hào)進(jìn)入信號(hào)整形處理步驟，第二路被測(cè)信號(hào)進(jìn)入峰值檢波處理步驟；上述信號(hào)整形處理步驟，用于將正弦形式的第一路被測(cè)信號(hào)Fx整形成FPGA能夠接受處理的信號(hào)形式，根據(jù)所選FPGA不同，整形后的信號(hào)電平形式是5V?TTL電平或3.3V?LVTTL電平，并將整形后的信號(hào)提供給FPGA中的事件計(jì)數(shù)器進(jìn)行計(jì)數(shù)；在上述峰值檢波處理步驟中，利用高速峰值檢波器件即二極管或三極管對(duì)第二路被測(cè)信號(hào)進(jìn)行峰值檢波，當(dāng)被測(cè)信號(hào)是連續(xù)波時(shí)，經(jīng)高速峰值檢波后變成為一高電平信號(hào)，當(dāng)被測(cè)信號(hào)是脈沖調(diào)制后的載波信號(hào)時(shí)，經(jīng)高速峰值檢波后變成為有高有低的包絡(luò)信號(hào)，該包絡(luò)信號(hào)高電平持續(xù)的時(shí)間為調(diào)制信號(hào)的脈沖寬度，低電平持續(xù)的時(shí)間為調(diào)制信號(hào)脈沖關(guān)的時(shí)間，并將檢波后的信號(hào)分成兩路，第一路檢波信號(hào)進(jìn)入脈沖整形處理子步驟，第二路檢波信號(hào)進(jìn)入脈沖狀態(tài)檢測(cè)子步驟，與此同時(shí)，通過時(shí)基的內(nèi)部時(shí)鐘或外部時(shí)鐘為FPGA內(nèi)部的閘門產(chǎn)生器和時(shí)間計(jì)數(shù)器提供基準(zhǔn)參考信號(hào)Fo；上述脈沖整形子步驟用于將第一路檢波信號(hào)經(jīng)過脈沖整形后變成FPGA能夠接受處理的信號(hào)形式，根據(jù)所選FPGA不同，整形后的檢波信號(hào)電平形式是5V?TTL電平或3.3V?LVTTL電平，整形后的檢波信號(hào)提供給FPGA中的閘門產(chǎn)生器；在上述脈沖狀態(tài)檢測(cè)子步驟中，利用高速比較器對(duì)第二路檢波信號(hào)與參考電平進(jìn)行比較，設(shè)置比較參考電平，當(dāng)被測(cè)檢波信號(hào)為連續(xù)波時(shí)，比較器的輸出結(jié)果為高電平1，當(dāng)被測(cè)檢波信號(hào)為脈沖調(diào)制載波時(shí)，比較器的輸出結(jié)果為低電平0，將比較的結(jié)果信息送到CPU進(jìn)行處理。

2.根據(jù)權(quán)利要求1所述的一種兼容連續(xù)波和脈沖調(diào)制載波頻率測(cè)量的方法，其特征在于：由上述事件計(jì)數(shù)器在閘門T的時(shí)間內(nèi)對(duì)被測(cè)信號(hào)Fx進(jìn)行計(jì)數(shù)，并將計(jì)數(shù)結(jié)果N1送給CPU進(jìn)行運(yùn)算處理；由上述時(shí)間計(jì)數(shù)器在閘門T的時(shí)間內(nèi)對(duì)基準(zhǔn)參考信號(hào)Fo進(jìn)行計(jì)數(shù)，并將計(jì)數(shù)結(jié)果N2送給CPU進(jìn)行運(yùn)算處理；由CPU根據(jù)脈沖狀態(tài)檢測(cè)的結(jié)果啟動(dòng)不同的測(cè)量模式，讀取計(jì)數(shù)結(jié)果，進(jìn)行運(yùn)算處理，并將處理結(jié)果進(jìn)行輸出。

3.根據(jù)權(quán)利要求1所述的一種兼容連續(xù)波和脈沖調(diào)制載波頻率測(cè)量的方法，其特征在于：由上述閘門產(chǎn)生器利用基準(zhǔn)參考信號(hào)Fo或檢波后的脈沖包絡(luò)信號(hào)來產(chǎn)生事件計(jì)數(shù)器和時(shí)間計(jì)數(shù)器所需要的閘門；當(dāng)被測(cè)信號(hào)為連續(xù)波時(shí)，閘門由時(shí)基參考信號(hào)Fo產(chǎn)生；當(dāng)被測(cè)信號(hào)為脈沖調(diào)制載波時(shí)，測(cè)量閘門由單個(gè)脈沖包絡(luò)的高電平時(shí)間來產(chǎn)生；累計(jì)多個(gè)脈沖包絡(luò)的高電平，總的閘門時(shí)間通過計(jì)算得到。

4.一種兼容連續(xù)波和脈沖調(diào)制載波頻率測(cè)量的裝置，其特征在于包括：

用于將正弦形式的被測(cè)信號(hào)Fx整形成FPGA計(jì)數(shù)單元能夠接受處理信號(hào)形式的信號(hào)整形單元；

用于對(duì)被測(cè)信號(hào)進(jìn)行峰值檢波的峰值檢波單元；

FPGA計(jì)數(shù)單元,包括閘門產(chǎn)生器、事件計(jì)數(shù)器及時(shí)間計(jì)數(shù)器；

利用內(nèi)部時(shí)鐘或外部時(shí)鐘為FPGA計(jì)數(shù)單元的閘門產(chǎn)生器及時(shí)間計(jì)數(shù)器提供基準(zhǔn)參考信號(hào)Fo的時(shí)基單元；

CPU運(yùn)算顯示單元；

上述信號(hào)整形單元連接FPGA計(jì)數(shù)單元的事件計(jì)數(shù)器；峰值檢波單元通過脈沖整形子單元連接FPGA計(jì)數(shù)單元的閘門產(chǎn)生器，通過脈沖狀態(tài)檢測(cè)子單元連接CPU運(yùn)算顯示單元；時(shí)基單元連接FPGA計(jì)數(shù)單元的閘門產(chǎn)生器與時(shí)間計(jì)數(shù)器；FPGA計(jì)數(shù)單元連接CPU運(yùn)算顯示單元。

5.根據(jù)權(quán)利要求4所述的一種兼容連續(xù)波和脈沖調(diào)制載波頻率測(cè)量的裝置，其特征在于：上述信號(hào)整形單元，根據(jù)所選FPGA器件的不同，整形后的信號(hào)電平形式是5V?TTL電平或3.3VLVTTL電平，整形后的信號(hào)提供給FPGA中的事件計(jì)數(shù)器進(jìn)行計(jì)數(shù)；上述峰值檢波單元，利用高速峰值檢波器件，即二極管或三極管，對(duì)被測(cè)信號(hào)進(jìn)行峰值檢波，當(dāng)被測(cè)信號(hào)是連續(xù)波時(shí)，經(jīng)高速峰值檢波后變成為一高電平信號(hào)，當(dāng)被測(cè)信號(hào)是脈沖調(diào)制后的載波信號(hào)時(shí)，經(jīng)高速峰值檢波后變成為有高有低的包絡(luò)信號(hào)，該包絡(luò)信號(hào)高電平持續(xù)的時(shí)間為調(diào)制信號(hào)的脈沖寬度，低電平持續(xù)的時(shí)間為調(diào)制信號(hào)脈沖關(guān)的時(shí)間，將檢波后的信號(hào)分成兩路，第一路檢波信號(hào)送往脈沖整形子單元，第二路檢波信號(hào)送往脈沖狀態(tài)檢測(cè)子單元。