[發(fā)明專利]一種非定長碼高速拼接硬件實現(xiàn)裝置

有效

• 申請?zhí)枺?/td>: 201310395810.7
• 申請日: 2013-09-04
• 公開（公告）號: CN103458247B
• 公開（公告）日: 2016-04-27
• 發(fā)明（設(shè)計）人: 李冰;張林;劉勇;趙霞;王剛;董乾
• 申請（專利權(quán)）人: 東南大學(xué)
• 主分類號: H03M7/40
• 分類號: H03M7/40
• 代理公司: 南京經(jīng)緯專利商標(biāo)代理有限公司 32200
• 代理人: 許方

技術(shù)領(lǐng)域

本發(fā)明涉及數(shù)據(jù)壓縮技術(shù)，尤其涉及一種非定長碼高速拼接硬件實現(xiàn)裝置。

背景技術(shù)

在數(shù)字圖像、視頻、語音等數(shù)據(jù)壓縮應(yīng)用中，經(jīng)常使用熵編碼，例如Huffman編碼、RICE編碼、算術(shù)編碼等。而這些二進(jìn)制的編碼數(shù)據(jù)在表示中僅有若干位有效的編碼，即輸出的編碼是非定長碼，但在數(shù)據(jù)輸出時要求所有的碼字信息為規(guī)定格式，這就要求把所有的碼字按照其長度依次連接，形成緊湊的定長字，經(jīng)緩存后按恒定碼速率輸出。

FPGA（FieldProgrammableGateArry），即現(xiàn)場可編程門陣列。它是在PAL、GAL、CPLD等可編程器件基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有的可編程器件門電路數(shù)有限的缺點。但是FPGA的內(nèi)部資源也是有限的。

因此，如何有效的在實現(xiàn)同等功能和性能的同時，有效的減少資源的消耗，成為了FPGA設(shè)計時的一個首要的問題。

發(fā)明內(nèi)容

本發(fā)明所要解決的技術(shù)問題在于克服現(xiàn)有技術(shù)的不足，提供一種能夠在實現(xiàn)高速拼接非定長碼的同時，有效的減少硬件資源使用的非定長碼高速拼接硬件實現(xiàn)裝置。

本發(fā)明具體采用以下技術(shù)方案解決上述技術(shù)問題：本發(fā)明設(shè)計了一種非定長碼高速拼接硬件實現(xiàn)裝置，包括8碼字拼接模塊和定長碼至定長碼拼接模塊，其中，

8碼字拼接模塊用于將輸入的非定長碼拼接成8比特定長碼數(shù)據(jù)；

定長碼至定長碼拼接模塊用于將上述拼接后的8比特定長碼數(shù)據(jù)拼接成定長碼數(shù)據(jù)并輸出。

作為本發(fā)明的一種優(yōu)化結(jié)構(gòu)：所述8碼字拼接模塊包括碼長累加模塊、累加和譯碼模塊、第一數(shù)據(jù)暫存陣列、第二數(shù)據(jù)暫存陣列和多路選擇器，其中，

碼長累加模塊用于累計到當(dāng)前位置的非定長碼的碼元總長；

累加和譯碼模塊用于將上述非定長碼的碼元總長解析成拼接控制信號，并分別傳輸至第一數(shù)據(jù)暫存陣列、第二數(shù)據(jù)暫存陣列和多路選擇器；

第一數(shù)據(jù)暫存陣列和第二數(shù)據(jù)暫存陣列根據(jù)上述控制信號依次交替暫存碼字?jǐn)?shù)據(jù)，所述多路選擇器根據(jù)上述控制信號選取其中碼字?jǐn)?shù)據(jù)存滿的數(shù)據(jù)暫存陣列，將其中的碼字?jǐn)?shù)據(jù)以8比特定長碼數(shù)據(jù)形式輸出。

作為本發(fā)明的一種優(yōu)化結(jié)構(gòu)：所述定長碼至定長碼拼接模塊包括字節(jié)累加模塊、字節(jié)和譯碼模塊及數(shù)據(jù)暫存陣列，其中，

字節(jié)累加模塊接收8碼字拼接模塊輸出的8比特定長碼數(shù)據(jù)，并計算到當(dāng)前位置總共的字節(jié)數(shù)目；

字節(jié)和譯碼模塊用于根據(jù)上述字節(jié)數(shù)目產(chǎn)生該字節(jié)的寫入位置和控制信號，并將控制信號傳輸至數(shù)據(jù)暫存陣列；

數(shù)據(jù)暫存陣列用于根據(jù)上述控制信號暫存定長碼數(shù)據(jù)，當(dāng)定長碼數(shù)據(jù)存滿時，將定長碼數(shù)據(jù)輸出。

作為本發(fā)明的一種優(yōu)化結(jié)構(gòu)：所述數(shù)據(jù)暫存陣列由D觸發(fā)器陣列和多路選擇器陣列構(gòu)成，其中，

所述多路選擇器陣列包括至少一個多路選擇器，字節(jié)和譯碼模塊將解析成的控制信號傳輸至多路選擇器陣列中的一個或多個多路選擇器中；

所述D觸發(fā)器陣列中D觸發(fā)器的個數(shù)與多路選擇器陣列中多路選擇器的個數(shù)相同，且一一對應(yīng)，多路選擇器根據(jù)字節(jié)和譯碼模塊解析成的控制信號將定長碼數(shù)據(jù)存儲到與其對應(yīng)的D觸發(fā)器中，該D觸發(fā)器根據(jù)自身的鎖存信號暫存定長碼數(shù)據(jù)，當(dāng)定長碼數(shù)據(jù)存滿時，將定長碼數(shù)據(jù)輸出。

作為本發(fā)明的一種優(yōu)化結(jié)構(gòu)：所述D觸發(fā)器陣列中D觸發(fā)器的個數(shù)為8，所述多路選擇器陣列中多路選擇器的個數(shù)為8。

本發(fā)明與現(xiàn)有技術(shù)相比具有如下優(yōu)點：

本發(fā)明提供了一種非定長碼高速拼接硬件實現(xiàn)裝置，采用可編程邏輯器件（FPGA）實現(xiàn)非定長碼字的高速拼接功能，通過采用數(shù)據(jù)暫存裝置的交替使用和流水操作，在實現(xiàn)高速拼接同等功能和性能的同時，減少了非定長碼高速拼接實現(xiàn)時的硬件資源消耗。

附圖說明

圖1為本發(fā)明總的結(jié)構(gòu)框圖；

圖2為本發(fā)明的一種具體實施方式；

圖3為圖2中201部分的工作流程圖；

圖4為本發(fā)明的另一種具體實施方式；

圖5為圖4中402部分的工作流程圖；

圖6為本發(fā)明中數(shù)據(jù)暫存陣列的結(jié)構(gòu)原理圖。

具體實施方式

下面結(jié)合附圖對本發(fā)明做進(jìn)一步的詳細(xì)說明：

如圖1所示，本發(fā)明設(shè)計了一種非定長碼高速拼接硬件實現(xiàn)裝置，包括8碼字拼接模塊和定長碼至定長碼拼接模塊，其中，