[發明專利]基于帶隙基準的減小失調電壓的運放電路結構

有效

• 申請號: 201310389075.9
• 申請日: 2013-08-30
• 公開（公告）號: CN103441741A
• 公開（公告）日: 2013-12-11
• 發明（設計）人: 孫業超;黃卓磊;王瑋冰
• 申請（專利權）人: 江蘇物聯網研究發展中心
• 主分類號: H03F3/45
• 分類號: H03F3/45;G05F1/56
• 代理公司: 無錫市大為專利商標事務所 32104
• 代理人: 曹祖良

技術領域

本發明涉及一種帶隙基準電路中使用的運算放大器結構，具體是一種基于帶隙基準的減小失調電壓的運放電路結構，屬于集成電路領域。

背景技術

帶隙基準電路作為數據轉換電路和存儲器電路的關鍵部分之一，對輸出基準的精度要求越來越高，各種曲率補償和高階補償層出不窮。而事實上造成基準精度差的最大原因來自運放的參數指標是否足夠好。當然還有不少運放采用前置斬波電路或者相關雙采樣電路等方式來達到更好的基本消除失調的效果。但是很明顯的問題是，這些手段不但增加了電路設計的復雜度，而且必須用到數字電路的控制信號。如果是用在純模擬電路的領域，就不太適用了。所以怎樣從運放本身來找到消除或者減小失調的合理設計是個需要得到更多關注的問題。

發明內容

本發明的目的是克服現有技術中存在的不足，提供一種基于帶隙基準的減小失調電壓的運放電路結構，從運算放大器本身找到減小失調電壓的合理設計。

按照本發明提供的技術方案，所述基于帶隙基準的減小失調電壓的運放電路結構包括：由PMOS管P5、PMOS管P6、PMOS管P7、PMOS管P8構成的電流鏡，PMOS管P5和PMOS管P6共柵極，并接第一偏置電壓，PMOS管P7和PMOS管P8共柵極，并接第二偏置電壓，PMOS管P5漏極接PMOS管P7源極，PMOS管P6漏極接PMOS管P8源極，PMOS管P7漏極接NMOS管N1漏極和NMOS管N3柵極，PMOS管P8漏極接NMOS管N2漏極、NMOS管N4柵極、PMOS管P10柵極、PMOS管P9漏極、PMOS管P9源極、NMOS管N13柵極，PMOS管P10源極漏極相連并連接PMOS管P9柵極、NMOS管N13漏極、PMOS管P11漏極、PMOS管P11柵極并作為運放的輸出，PMOS管P11源極接PMOS管P12漏極，PMOS管P12柵極接所述第一偏置電壓，NMOS管N1源極接NMOS管N3漏極，NMOS管N2源極接NMOS管N4漏極；所述PMOS管P5源極、PMOS管P6源極、PMOS管P12源極均接電源，NMOS管N3源極、NMOS管N4源極、NMOS管N13源極均接地；N2柵極為正相輸入端，N1柵極為反相輸入端。

所述NMOS管N1和NMOS管N2為工作在亞閾值區的NMOS輸入對管，用于減小過驅動電壓從而減小失調。

所述由PMOS管P5、PMOS管P6、PMOS管P7、PMOS管P8構成的電流鏡中，四個管子都工作在飽和區，且過驅動電壓設計到400mV~600mV，同樣用于減小失調。

所述NMOS管N3、NMOS管N4構成的尾電流管工作在飽和狀態，而且與輸入對管NMOS管N1和NMOS管N2共同形成的結構不但確保NMOS管N1和NMOS管N2工作在亞閾值區，還起到建立共模負反饋的作用。

所述PMOS管P9、PMOS管P10構成米勒補償結構。

本發明的優點是：明顯減小了運放失調電壓，簡化了共模反饋電路，減小了無源元件占用的面積。特別適于在帶隙基準源中應用，而且是先進工藝的低電源電壓情形下。用PMOS對管構成的米勒補償結構有效替代了傳統的多晶硅電阻和PIP電容串聯的阻容結構，不但節省了大量面積，而且對穩定性和增益的提升都有更好的效果。

附圖說明

圖1是本發明的電路結構原理圖。

具體實施方式

下面結合附圖和實施例對本發明作進一步說明。

本發明根據運放失配的原理性分析，對于失調電壓的兩個重要影響因素，輸入放大對管和負載電流鏡的參數，分別將輸入管的過驅動電壓盡量調小并且確保進入亞閾值工作區，同時把電流鏡的過驅動電壓盡量調大而且使其進入穩定的飽和區。