[發明專利]基于帶隙基準的減小失調電壓的運放電路結構

有效

• 申請號: 201310389075.9
• 申請日: 2013-08-30
• 公開（公告）號: CN103441741A
• 公開（公告）日: 2013-12-11
• 發明（設計）人: 孫業超;黃卓磊;王瑋冰
• 申請（專利權）人: 江蘇物聯網研究發展中心
• 主分類號: H03F3/45
• 分類號: H03F3/45;G05F1/56
• 代理公司: 無錫市大為專利商標事務所 32104
• 代理人: 曹祖良

1.基于帶隙基準的減小失調電壓的運放電路結構，其特征是，包括：由PMOS管P5、PMOS管P6、PMOS管P7、PMOS管P8構成的電流鏡，PMOS管P5和PMOS管P6共柵極，并接第一偏置電壓，PMOS管P7和PMOS管P8共柵極，并接第二偏置電壓，PMOS管P5漏極接PMOS管P7源極，PMOS管P6漏極接PMOS管P8源極，PMOS管P7漏極接NMOS管N1漏極和NMOS管N3柵極，PMOS管P8漏極接NMOS管N2漏極、NMOS管N4柵極、PMOS管P10柵極、PMOS管P9漏極、PMOS管P9源極、NMOS管N13柵極，PMOS管P10源極漏極相連并連接PMOS管P9柵極、NMOS管N13漏極、PMOS管P11漏極、PMOS管P11柵極并作為運放的輸出，PMOS管P11源極接PMOS管P12漏極，PMOS管P12柵極接所述第一偏置電壓，NMOS管N1源極接NMOS管N3漏極，NMOS管N2源極接NMOS管N4漏極；所述PMOS管P5源極、PMOS管P6源極、PMOS管P12源極均接電源，NMOS管N3源極、NMOS管N4源極、NMOS管N13源極均接地；N2柵極為正相輸入端，N1柵極為反相輸入端。

2.如權利要求1所述基于帶隙基準的減小失調電壓的運放電路結構，其特征是，所述NMOS管N1和NMOS管N2為工作在亞閾值區的NMOS輸入對管，用于減小過驅動電壓從而減小失調。

3.如權利要求1所述基于帶隙基準的減小失調電壓的運放電路結構，其特征是，所述由PMOS管P5、PMOS管P6、PMOS管P7、PMOS管P8構成的電流鏡中，四個管子都工作在飽和區，且過驅動電壓設計到400mV~600mV，用于減小失調。

4.如權利要求1所述基于帶隙基準的減小失調電壓的運放電路結構，其特征是，所述NMOS管N3、NMOS管N4構成的尾電流管工作在飽和狀態，而且與輸入對管NMOS管N1和NMOS管N2共同形成的結構不但確保NMOS管N1和NMOS管N2工作在亞閾值區，還起到建立共模負反饋的作用。

5.如權利要求1所述基于帶隙基準的減小失調電壓的運放電路結構，其特征是，所述PMOS管P9、PMOS管P10構成米勒補償結構。