[發明專利]半導體器件

有效

• 申請號: 201310385151.9
• 申請日: 2013-08-30
• 公開（公告）號: CN103684403A
• 公開（公告）日: 2014-03-26
• 發明（設計）人: 小田切直也
• 申請（專利權）人: 瑞薩電子株式會社
• 主分類號: H03K19/0175
• 分類號: H03K19/0175
• 代理公司: 中國國際貿易促進委員會專利商標事務所 11038
• 代理人: 陳華成

相關申請的交叉引用

在2012年8月31日提交的日本專利申請No.2012-191082的公開內容（包括說明書、附圖和摘要）以引用的方式全文并入本文。

技術領域

本發明涉及半導體器件，并且涉及通過耦接至電感性或電容性負載被驅動的半導體器件。

背景技術

近年來，對于半導體器件，需要較高的性能或者較高的功能性，并且同時，需要降低成本以及縮短研發周期。必不可少的是在同一半導體芯片上提供多種功能，但是，為了提供具有不同功能和特性的電路，必須解決各種問題。

例如，在這個方面，在將集成電路制成一個芯片的情況下，在日本專利公開No.04-150794中公開了一種用于實現使用具有低功耗和低噪聲的PWM驅動的橋接型驅動電路的系統。

發明內容

另外，在提供具有不同功能和特性的多種電路時，還需要防止各個電路之間的干擾。特別地，在驅動作為產生干擾的因素的電感性負載或電容性負載的電路中，這點是重要的。

本發明正是鑒于上述情況而提出的，并且提供了能夠在驅動電感性負載或電容性負載的半導體器件中抑制干擾的半導體器件。

根據本說明書和附圖的描述，本發明的其他問題及新特征將變得顯而易見。

根據一種實施例，一種半導體器件包括：各自耦接至電感性或電容性負載的一端側和另一端側的第一輸出端子及第二輸出端子，耦接于第一電壓與第一輸出端子之間的第一MOS晶體管，耦接于第二電壓與第一輸出端子之間的第二MOS晶體管，耦接于第一電壓與第二輸出端子之間的第三MOS晶體管，耦接于第二電壓與第二輸出端子之間的第四MOS晶體管，以及驅動第一MOS晶體管至第四MOS晶體管以便控制電感性或電容性負載的驅動電路，并且驅動電路驅動第一MOS晶體管至第四MOS晶體管，同時提供停滯期（dead-off?period），以使得第一MOS晶體管和第二MOS晶體管或者第三MOS晶體管和第四MOS晶體管彼此不導通，并且該器件還包括第一旁路晶體管及第二旁路晶體管，該第一旁路晶體管及第二旁路晶體管設置為各自對應于第一輸出端子和第二輸出端子，并且用于在停滯期內旁路形成于MOS晶體管內的PN結的寄生二極管的正向電流。

根據實施例，可以在驅動電感性負載或電容性負載的半導體器件內抑制干擾。

附圖說明

圖1是根據一種實施例的被制成一個芯片的電機控制單元1的示意性配置圖；

圖2是說明通用電機驅動器112的配置的圖；

圖3是說明通用電機驅動器112在停滯期內的問題點的圖；

圖4是說明通用電機驅動器112的半導體結構的一部分的圖；

圖5是說明與通用電機驅動器112的驅動相關的操作狀態的時序圖；

圖6是說明根據本發明的第一實施例的電機驅動器12的配置的圖；

圖7是說明與根據本發明的第一實施例的電機驅動器12的驅動相關的操作狀態的時序圖；

圖8是說明依照根據本發明的第一實施例的變型的電機驅動器12的驅動的操作狀態的時序圖；

圖9是說明根據本發明的第二實施例的電機驅動器12A的配置的圖；

圖10是說明與根據本發明的第二實施例的電機驅動器12A的驅動相關的操作狀態的時序圖；

圖11是說明依照根據本發明的第二實施例的變型的電機驅動器12A的驅動的操作狀態的時序圖；以及

圖12是說明根據本發明的第三實施例的電機驅動器12B的配置的圖。

具體實施方式

以下將參考附圖來詳細地說明實施例。同時，在附圖中，將相同的標記附于相同的或相應的部分，并且省略關于它的重復說明。

圖1是根據一種實施例的被制成一個芯片的電機控制單元1的示意性配置圖。

參照圖1，電機控制單元1耦接至電機M1，以用于向端子POUT1和POUT2輸出，并且控制電機M1。

作為被提供于電機控制單元1的外圍的端子的示例，分別提供了用于進行串行編碼以及輸入用于控制電機驅動器12的控制指令的串行數據（SD）輸入端子、輸入用于限定操作的時鐘的CLK端子、輸入芯片選擇信號的CS端子、輸入復位信號的RESET端子、與供應給每個部件的電源電壓VDD耦接的VDD端子、與供應給每個部件的用于電機驅動的電源電壓VM耦接的VM端子、外部耦接到電機M1的POUT1端子和POUT2端子，以及與供應給每個部件的地電壓GND耦接的GNDP端子。控制指令包括對旋轉方向的正轉或反轉的設定、對關閉模式的設定、對要驅動的電機M1的驅動系統等的設定。