[發明專利]存儲器比較刷新電路模塊

有效

• 申請號: 201310375035.9
• 申請日: 2013-08-26
• 公開（公告）號: CN103426465A
• 公開（公告）日: 2013-12-04
• 發明（設計）人: 鄭君;殷萬君
• 申請（專利權）人: 鄭君;殷萬君
• 主分類號: G11C11/406
• 分類號: G11C11/406
• 代理公司: 甘肅省知識產權事務中心 62100
• 代理人: 張克勤

技術領域

本發明屬于電子電路技術領域，涉及智能設備存儲器比較刷新電路，具體說是基于智能設備存儲器因漏電流而使得存儲信息失效而設計的一種低功耗實時刷新電路模塊。

背景技術

隨著集成電路的發展，智能設備的存儲器由最初的六管單元到現在的單管存儲器，存儲器的容量越來越大，體積越來越小，由于存儲器漏電流的影響，容易引起存儲信息失效，因此實時刷新電路的功耗較大。為使刷新電路的功耗降低，因特爾公司提出了雙管增益存儲單元結構，旨在促使存儲信息時間得以延長，這樣也就增加了刷新時間，使得刷新功耗降低，但是這項改進仍然存在刷新電路功耗較大的問題。

發明內容

本發明的目的是提供一種存儲器比較刷新電路模塊，以解決智能設備存儲器實時刷新電路模塊功耗大的問題。

為解決上述技術問題，本發明所采取的技術方案如下：

一種存儲器比較刷新電路模塊，它與存儲器相連接，存儲器包括多個存儲體，它包括地址譯碼器、時鐘控制單元、刷新電路，它還包括基準單元、由多個冗余單元組成的冗余電路、由多個比較單元組成的比較電路，每個所述存儲體的一側均設有一個所述冗余單元，所述冗余單元與所述時鐘控制單元相連接，所述冗余單元與所述比較單元相連接，所述比較單元與所述基準單元相連接，所述比較單元與所述地址譯碼器相連接，所述地址譯碼器與所述刷新電路相連接，所述刷新電路與所述存儲器相連接。

所述比較單元的數量與所述冗余單元的數量相等，且一一對應連接，所述冗余單元由一個第二MOS管組成，所述比較單元由一個第三MOS管組成，所述第二MOS管的漏極與所述第三MOS管的柵極相連接。

所述時鐘控制單元包括第五MOS管、第六MOS管，所述第五MOS管的柵極與所述第六MOS管的柵極相連接，為時鐘信號CLK的輸入端，所述第六MOS管的源極接地。

所述基準單元包括第一MOS管、第四MOS管，所述第一MOS管的柵極與所述第四MOS管的柵極相連接，所述第一MOS管的漏極與所述第四MOS管的漏極相連接，所述第一MOS管的源極與所述第五MOS管的漏極相連接，所述第四MOS管的源極與所述第六MOS管的漏極相連接，所述基準單元的輸出電平信號始終處于高電平狀態。

所述第二MOS管的源極與所述第五MOS管的源極相連接，所述第二MOS管的柵極與所述刷新電路相連接，所述第三MOS管的源極與所述第五MOS管的漏極相連接，所述第三MOS管的漏極與所述第一MOS管的漏極、所述第四MOS管的漏極相連接，所述第三MOS管的漏極與所述地址譯碼器相連接。

所述第二MOS管為PMOS管，所述第三MOS管為PMOS管。

所述第一MOS管為PMOS管，所述第四MOS管為NMOS管。

所述第五MOS管為PMOS管，所述第六MOS管為NMOS管。

本發明以因特爾公司的智能設備存儲器的核心存儲單元為存儲體基本結構，為使刷新單元功耗進一步降低，采用分塊加入比較器的方法。將存儲器按照其布局劃分為多個存儲體，在每個存儲體的旁邊設置一個冗余單元，該冗余單元由一個PMOS管構成，在冗余單元中電荷存儲時間較核心存儲結構對溫度的敏感程度更為靈敏，一旦由于溫度原因致使存儲體漏電流增加，則該存儲體所對應的冗余單元MOS管電平降低；由于存儲體是也由MOS管構成，亞閾值漏電是使得信息失效的主要原因，溫度越高亞閾值漏電越大，信息失效也就越快，而存儲體邊界處由于溫度高，亞閾值漏電嚴重，信息也就較易失效，原來存儲的高電平逐漸降低，當低于基準電平時，意味著存儲體必須刷新；冗余單元將檢測到的電平信號傳輸給比較單元，比較單元將該電平信號與基準單元的電平信號進行比較，當該電平信號低于基準單元的電平信號時，該存儲體需要刷新，地址譯碼器的使能信號有效，地址譯碼器將需要刷新的存儲體地址進行譯碼，傳輸到刷新電路，刷新電路工作，該存儲體得到刷新。在本發明中，由于冗余單元能夠及時檢測到存儲體電平的變化，因此刷新電路模塊的功耗顯著降低。

附圖說明

圖1是本發明的連接框圖；

圖2是本發明的連接電路示意圖；

圖3是冗余單元、存儲體、存儲器之間的位置關系圖；

圖4是核心存儲單元示意圖；

圖中：1、基準單元，2、冗余單元，3、比較單元，4、地址譯碼器，5、時鐘控制單元，6、刷新電路，7、存儲器，8、存儲體、9、冗余電路，10、比較電路。

具體實施方式

下面結合附圖及實施例對本發明作進一步詳細的說明。