[發明專利]半導體器件制造方法

有效

• 申請號: 201310366037.1
• 申請日: 2013-08-21
• 公開（公告）號: CN103632925A
• 公開（公告）日: 2014-03-12
• 發明（設計）人: 王純志;寺原政德
• 申請（專利權）人: 富士通半導體股份有限公司
• 主分類號: H01L21/02
• 分類號: H01L21/02;H01L21/027
• 代理公司: 隆天國際知識產權代理有限公司 72003
• 代理人: 石海霞;鄭特強

技術領域

本文所討論的實施例涉及一種半導體器件制造方法。

背景技術

對于半導體器件的制造而言，已知的技術是為了將雜質注入到半導體襯底的預定區域而使用掩模（例如，參閱日本未審專利公開（Kokai）號HEI-5-275637）。

對于半導體器件的制造而言，已知的技術是對半導體襯底的某些部分進行非晶化（amorphize），將雜質注入到該非晶化的部分，然后通過熱處理再使該非晶化的部分結晶(例如，參閱日本未審專利公開（Kokai）號2005-268792）。

發明內容

本發明的目的是提供一種用于將雜質注入到半導體襯底中的新技術。

根據本發明的一個方案，提供了一種半導體器件制造方法，包括：在半導體襯底上形成保護膜；在該保護膜上形成第一抗蝕劑圖案；使用所述第一抗蝕劑圖案作為掩模，將第一雜質離子注入到半導體襯底中；移除所述第一抗蝕劑圖案；在移除所述第一抗蝕劑圖案之后，在所述半導體襯底的表面上形成通過化學反應從所述半導體襯底吸取表面原子的化學反應層；在形成所述化學反應層之后，移除形成在所述半導體襯底上的所述化學反應層并移除所述半導體襯底的表面；以及在移除所述半導體襯底的表面之后，在所述半導體襯底的表面上外延生長半導體層。

根據本發明的另一個方案，提供了一種半導體器件制造方法，包括：

在半導體襯底上形成保護膜；

在該保護膜上形成第一抗蝕劑圖案；

使用所述第一抗蝕劑圖案作為掩模，將第一雜質離子注入到所述半導體襯底中；

移除所述第一抗蝕劑圖案；

在移除所述第一抗蝕劑圖案之后，形成第二抗蝕劑圖案；

使用所述第二抗蝕劑圖案作為掩模，將第二雜質離子注入所述半導體襯底中；

移除所述第二抗蝕劑圖案；以及

在移除所述第二抗蝕劑圖案之后，在所述半導體襯底的表面上外延生長半導體層。

根據本發明的又一個方案，提供了一種半導體器件制造方法，包括：

在半導體襯底上形成保護膜；

在該保護膜上形成第一抗蝕劑圖案；

使用所述第一抗蝕劑圖案作為掩模，將第一雜質離子注入到所述半導體襯底中；

移除所述第一抗蝕劑圖案；

在移除所述第一抗蝕劑圖案之后，通過干蝕刻移除所述半導體襯底上的氧化物膜并移除所述半導體襯底的表面；以及

在移除所述半導體襯底的表面之后，在所述半導體襯底的表面上外延生長半導體層。

采用本申請的技術方案，將對在外延生長的半導體層中防止缺陷形成等頗有裨益。

附圖說明

圖1A至圖1S是示出根據對照例的半導體器件制造工藝的主要步驟的示意性剖面。

圖2A是示出形成于對照例中的晶片上的缺陷分布的平面圖，圖2B是這些缺陷的SEM照片。

圖3A至圖3E是示出根據對照例的半導體器件制造工藝中可能發生的故障的示意性剖面。

圖4A和圖4B是在對照例中形成器件隔離槽之后看到的瑕疵（flaws）的TEM照片。

圖5A至圖5I是示出根據第一實施例的半導體器件制造工藝的主要步驟的示意性剖面。

圖6A是示出形成于第一實施例中的晶片上的缺陷分布的平面圖，圖6B是這些缺陷的SEM照片。

圖7給出了示出從針對第一實施例執行的測試獲得的樣品晶片上的缺陷分布平面圖。

圖8A至圖8D是示出根據第二實施例的半導體器件制造工藝的主要步驟的示意性剖面。

圖9A是示出在第二實施例中形成的晶片的缺陷分布的平面圖，圖9B是這些缺陷的SEM照片。

圖10A至圖10C是示出根據第三實施例的半導體器件制造工藝的主要步驟的示意性剖面。

圖11是示出在第三實施例中形成的晶片的缺陷分布的平面圖。

圖12A和圖12B分別示出沿從針對第三實施例執行的測試獲得的樣品的深度方向的B和O濃度分布。

圖13給出了示意性示出第三實施例的改型中使用的用于干蝕刻裝置的操作流程的流程圖。

圖14A和圖14B示出沿從第三實施例的改型獲得的樣品的深度方向的C、O、B、Ge和Si濃度分布。

具體實施方式

在解釋根據本發明實施例的半導體器件制造工藝的方案之前，下面描述的是根據對照例的半導體器件制造工藝。圖1A至圖1S是示出根據對照例的半導體器件制造工藝的步驟的示意性剖面。