[發明專利]存儲器控制電路與控制存儲器模塊的數據讀取程序的方法

有效

• 申請號: 201310364500.9
• 申請日: 2013-08-20
• 公開（公告）號: CN104424984B
• 公開（公告）日: 2017-05-24
• 發明（設計）人: 余俊锜;張志偉;黃勝國
• 申請（專利權）人: 瑞昱半導體股份有限公司
• 主分類號: G11C7/10
• 分類號: G11C7/10
• 代理公司: 隆天知識產權代理有限公司72003
• 代理人: 張然,李昕巍

技術領域

本發明是關于存儲器控制電路，尤其是關于控制存儲器模塊的數據讀取程序的電路與方法。

背景技術

請參閱圖1，其是現有雙倍數據率同步動態隨機存取存儲器（Double Data Rate Synchronous Dynamic Random Access Memory，以下簡稱DDR SDRAM）的系統架構圖。DDR SDRAM10包含存儲器控制電路110與存儲器模塊120。存儲器控制電路110傳送時脈CLK給存儲器模塊120，以作為其操作時的參考時脈。在進行讀取操作時，存儲器控制電路110先發送一個讀取命令CMD給存儲器模塊120，存儲器模塊120依據讀取命令CMD存取其內部的數據來產生數據信號DQ，并且連同用來還原數據信號DQ的數據觸發信號（Data Strobe Signal）DQS一并回傳給存儲器控制電路110。

請參閱圖2，其是現有DDR SDRAM的信號時序圖。數據觸發信號DQS包含前置（preamble）部分tRPRE以及緊跟在前置部分tRPRE之后用來取樣數據信號DQ的周期性時脈部分。前置部分tRPRE的長度大約等于時脈CLK的一個周期，其中間點標示為P。前置部分tRPRE的用途之一在于指示數據觸發信號DQS的周期性時脈部分的起始位置，因此為了確保數據還原程序的正確性，必須先找出數據觸發信號DQS的前置部分tRPRE。此外，數據觸發信號DQS還包含非穩態部分TRI（斜線部分），信號在此區間會在高低電平間不規則跳動。

存儲器控制電路110利用數據觸發信號DQS來取樣數據信號DQ以還原數據。然而因為電路板上的繞線以及各個元件內部或多或少所造成的信號延遲，存儲器模塊120內部的時脈DDR_CLK與存儲器控制電路110的時脈CLK可能已經有一定程度的延遲。因為時脈DDR_CLK與CLK不再是同相位，造成存儲器模塊120所產生的數據觸發信號DQS與存儲器控制電路110本身的時脈CLK不屬于同一個時脈領域（clock domain）。這種情況下要正確地找出數據觸發信號DQS的前置部分tRPRE，便需要有相對應的處理機制。

現有中常以讀取均衡（read leveling）技術來找出數據觸發信號DQS的前置部分tRPRE。存儲器控制電路110依據時脈CLK產生一個DQS致能（DQS enabling）信號DQS_En，其功用在于指示數據觸發信號DQS的前置部分tRPRE，因此DQS致能信號DQS_En最好能在數據觸發信號DQS的前置部分tRPRE的中間點P處致能（例如由低電平切換到高電平）。當DQS致能信號致能時，代表數據觸發信號DQS的前置部分tRPRE已經發生，也就是還原數據信號DQ的程序即將開始。在讀取均衡的過程中，存儲器控制電路110會連續發送讀取命令CMD，而且每次發送時，皆會將DQS致能信號DQS_En的致能時間點延遲時脈CLK的半個周期，并用DQS致能信號DQS_En來取樣數據觸發信號DQS。當連續的取樣結果符合預設的數據型態時，代表存儲器控制電路110于第一次發送的讀取命令CMD時所對應的DQS致能信號DQS_En即是系統所需要的DQS致能信號，其致能時間點可以指示數據觸發信號DQS的前置部分tRPRE的位置。然而這個方法耗時，而且可能因為數據觸發信號DQS中的非穩態部分TRI而造成誤判。

另一個現有方法，是利用讀取延遲（read latency）的方式來評估數據觸發信號DQS的前置部分tRPRE的時間。一般而言可以推估存儲器模塊120在收到讀取命令CMD后的多少時間內會發送數據觸發信號DQS，例如是5個時脈CLK的周期的時間。然而因為時脈DDR_CLK與時脈CLK之間有延遲，而且延遲時間的長短與電路板及元件的設計及工藝，或甚至是操作溫度有關。因此若存儲器控制電路110利用本身的時脈CLK為基礎，評估發送讀取命令CMD的5個周期后將收到數據觸發信號DQS的前置部分tRPRE，這樣的判斷方式很容易產生誤差。而且這個方法必須配合數據信號DQ一起判斷，增加操作上的復雜度。

發明內容

鑒于現有技術的不足，本發明的一目的在于提供一種存儲器控制電路與一種控制存儲器模塊的數據讀取程序的方法，以更有效率地產生理想的致能信號。