[發(fā)明專利]存儲器控制電路與控制存儲器模塊的數(shù)據(jù)讀取程序的方法

有效

• 申請?zhí)枺?/td>: 201310364500.9
• 申請日: 2013-08-20
• 公開（公告）號: CN104424984B
• 公開（公告）日: 2017-05-24
• 發(fā)明（設(shè)計）人: 余俊锜;張志偉;黃勝國
• 申請（專利權(quán)）人: 瑞昱半導(dǎo)體股份有限公司
• 主分類號: G11C7/10
• 分類號: G11C7/10
• 代理公司: 隆天知識產(chǎn)權(quán)代理有限公司72003
• 代理人: 張然,李昕巍

1.一種存儲器控制電路，用來控制一存儲器模塊的一數(shù)據(jù)讀取程序，于該數(shù)據(jù)讀取程序中，該存儲器模塊傳送一數(shù)據(jù)信號及用來還原該數(shù)據(jù)信號的一數(shù)據(jù)觸發(fā)信號至該存儲器控制電路，該數(shù)據(jù)觸發(fā)信號包含一前置部分，該存儲器控制電路包含：

一時脈產(chǎn)生電路，用來產(chǎn)生一時脈；

一控制單元，耦接該存儲器模塊及該時脈產(chǎn)生電路，用來控制該存儲器模塊的一阻抗匹配電路及依據(jù)該時脈產(chǎn)生一致能信號；以及

一取樣電路，耦接該控制單元，用來依據(jù)該致能信號取樣該數(shù)據(jù)觸發(fā)信號，以產(chǎn)生一取樣結(jié)果；

其中，該控制單元先控制該阻抗匹配電路以使得該數(shù)據(jù)觸發(fā)信號于該前置部分之前維持于一固定電平，再控制該取樣電路依據(jù)該致能信號取樣該數(shù)據(jù)觸發(fā)信號，并且依據(jù)該取樣結(jié)果調(diào)整該致能信號的致能時間點，并依據(jù)該致能信號啟動還原該數(shù)據(jù)信號的程序。

2.如權(quán)利要求1所述的存儲器控制電路，其中該數(shù)據(jù)觸發(fā)信號以差動信號的方式傳送，該控制單元控制該阻抗匹配電路使得該存儲器模塊用來傳送該差動信號的兩接腳產(chǎn)生一電壓差，以使該數(shù)據(jù)觸發(fā)信號于該前置部分之前維持于該固定電平。

3.如權(quán)利要求1所述的存儲器控制電路，其中該控制單元還包含：

一延遲單元，用來延遲該時脈；

其中該控制單元利用該延遲單元將該時脈延遲一預(yù)設(shè)時間，并依據(jù)該延遲后的時脈調(diào)整該致能信號的致能時間點，進而控制該取樣電路依據(jù)該致能信號取樣該數(shù)據(jù)觸發(fā)信號而產(chǎn)生一延遲后的取樣結(jié)果，并且該控制單元依據(jù)該預(yù)設(shè)時間及該延遲后的取樣結(jié)果決定該致能信號的致能時間點。

4.如權(quán)利要求3所述的存儲器控制電路，其中該控制單元于所述依據(jù)該取樣結(jié)果調(diào)整該致能信號的致能時間點之后、且延遲該時脈之前控制該阻抗匹配電路使該數(shù)據(jù)觸發(fā)信號于該前置部分之前不維持于該固定電平。

5.如權(quán)利要求3所述的存儲器控制電路，其中該時脈的兩相鄰時脈邊緣的時間間隔為T，該預(yù)設(shè)時間為kT/n，n為大于1的正整數(shù)，k為大于等于1且小于n的正整數(shù)。

6.如權(quán)利要求3所述的存儲器控制電路，其中該控制單元依據(jù)該時脈的多個時脈邊緣依序調(diào)整該致能信號的致能時間點，并且該取樣電路得到多個取樣結(jié)果，該控制單元進而依據(jù)該多個取樣結(jié)果得知符合一預(yù)設(shè)值的取樣結(jié)果所對應(yīng)的一目標時脈邊緣，并且依據(jù)該目標時脈邊緣調(diào)整該致能信號的致能時間點。

7.如權(quán)利要求6所述的存儲器控制電路，其中若該目標時脈邊緣為該時脈的第m個時脈邊緣，該控制單元調(diào)整該致能信號的致能時間點使其對應(yīng)第m-1時脈邊緣的時間點，m為大于1的正整數(shù)。

8.如權(quán)利要求7所述的存儲器控制電路，其中該延遲后的取樣結(jié)果對應(yīng)第m-1時脈邊緣。

9.如權(quán)利要求8所述的存儲器控制電路，其中當該延遲后的取樣結(jié)果等于該預(yù)設(shè)值時，該控制單元以第m-2時脈邊緣延遲該預(yù)設(shè)時間的時間點作為該致能信號的致能時間點。

10.如權(quán)利要求1所述的存儲器控制電路，其中該存儲器模塊為雙倍數(shù)據(jù)率同步動態(tài)隨機存取存儲器的存儲器模塊。

11.一種控制一存儲器模塊的一數(shù)據(jù)讀取程序的方法，于該數(shù)據(jù)讀取程序中，該存儲器模塊傳送一數(shù)據(jù)信號及用來還原該數(shù)據(jù)信號的一數(shù)據(jù)觸發(fā)信號，該數(shù)據(jù)觸發(fā)信號包含一前置部分，該方法包含：

控制該存儲器模塊的一阻抗匹配電路，使該數(shù)據(jù)觸發(fā)信號于該前置部分之前維持于一固定電平；

產(chǎn)生一時脈；

依據(jù)該時脈產(chǎn)生一致能信號；

依據(jù)該致能信號取樣該數(shù)據(jù)觸發(fā)信號，以產(chǎn)生一取樣結(jié)果；

依據(jù)該取樣結(jié)果調(diào)整該致能信號的致能時間點；以及

依據(jù)該致能信號啟動還原該數(shù)據(jù)信號的程序。

12.如權(quán)利要求11所述的方法，其中該數(shù)據(jù)觸發(fā)信號以差動信號的方式傳送，該控制該阻抗匹配電路的步驟控制該阻抗匹配電路使該存儲器模塊的用來傳送該差動信號的兩接腳產(chǎn)生一電壓差，以使得該數(shù)據(jù)觸發(fā)信號于該前置部分之前維持于該固定電平。

13.如權(quán)利要求11所述的方法，還包含：

延遲該時脈一預(yù)設(shè)時間；

依據(jù)該延遲后的時脈調(diào)整該致能信號的致能時間點；

依據(jù)該致能信號取樣該數(shù)據(jù)觸發(fā)信號而產(chǎn)生一延遲后的取樣結(jié)果；以及

依據(jù)該預(yù)設(shè)時間及該延遲后的取樣結(jié)果決定該致能信號的致能時間點。