[發明專利]減小高電子遷移率晶體管源漏區域歐姆接觸電阻率的方法無效
申請號: | 201310363053.5 | 申請日: | 2013-08-20 |
公開(公告)號: | CN103426740A | 公開(公告)日: | 2013-12-04 |
發明(設計)人: | 孔欣;魏珂;劉新宇;劉果果 | 申請(專利權)人: | 中國科學院微電子研究所 |
主分類號: | H01L21/28 | 分類號: | H01L21/28;H01L21/335 |
代理公司: | 中科專利商標代理有限責任公司 11021 | 代理人: | 任巖 |
地址: | 100083 *** | 國省代碼: | 北京;11 |
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摘要: | |||
搜索關鍵詞: | 減小 電子 遷移率 晶體管 區域 歐姆 接觸 電阻率 方法 | ||
技術領域
本發明涉及一種減小高電子遷移率晶體管源漏區域歐姆接觸電阻率的方法,特別針對GaN基高電子遷移率晶體管(HEMT),能夠有效減小GaN基HEMT源漏區域的電子隧穿距離,提高電子隧穿幾率,從而獲得低阻歐姆接觸。
背景技術
GaN基高電子遷移率晶體管(HEMT)以其特有的高電子遷移率、高二維電子氣面密度、高擊穿電場成為下一代射頻/微波功率放大器的首選技術。一般來講,GaN基HEMT無故意摻雜,且勢壘層禁帶寬度很大,因而其源漏歐姆接觸相較于GaAs以及InP?HEMT要困難得多。然而歐姆接觸直接決定了器件潛力是否可以被充分發掘,獲得低阻歐姆接觸是十分重要和亟需的。
目前,GaN?HEMT中的源漏歐姆接觸制作主要采用的仍是高溫快速熱退火合金技術。一般認為,高溫熱退火條件下源漏區域歐姆接觸的形成機制主要有兩種:一種是電子隧穿機制;另一種是類金屬性的TiN直接導通機制。類金屬性的TiN直接導通機制被證明與外延材料體內位錯和缺陷密切相關,而隨著外延材料生長技術的改進,外延材料體內位錯和缺陷越來越少,電子隧穿機制勢必將成為歐姆接觸的決定機制,所以提高歐姆區域電子隧穿幾率是減小歐姆接觸電阻率的有效途徑。
目前這種歐姆接觸的制作方法存在的主要不足是:在快速熱退火時,源漏金屬會與勢壘層發生合金反應,勢壘層的厚度會相應減小。但由于在外延生長中勢壘層通常需要保證一定的厚度(>20nm)以便維持足夠的二維電子氣濃度,即便合金反應會消耗掉一部分,但仍維持較長的載流子隧穿路徑,隧穿效率受到限制。
發明內容
(一)要解決的技術問題
有鑒于此,本發明的主要目的在于提供一種減小高電子遷移率晶體管源漏區域歐姆接觸電阻率的方法,通過源漏區域的選擇性刻蝕,減小載流子隧穿距離,提升隧穿幾率,獲得低阻歐姆接觸,進而改善器件性能。
(二)技術方案
為達到上述目的,本發明提供了一種減小高電子遷移率晶體管源漏區域歐姆接觸電阻率的方法,該方法是通過對高電子遷移率晶體管源漏區域進行選擇性刻蝕,在不對二維電子氣造成過分損傷的情況下從物理上減小載流子的隧穿距離,提升隧穿效率,獲得低歐姆接觸電阻率。
上述方案中,該方法具體包括以下步驟:
步驟1:使用光刻膠在晶片上光刻出高電子遷移率晶體管的源漏區域,使用感應等離子耦合刻蝕對源漏區域勢壘層進行低損傷刻蝕,使勢壘層厚度緩慢減薄到10納米;
步驟2:使用稀鹽酸溶液處理刻蝕后的晶片,去除工藝過程中可能產生并附著在晶片表面的氧化物;
步驟3:淀積源漏金屬、剝離及快速熱退火,完成整個過程。
上述方案中,所述步驟1包括:在晶片上勻AZ5214光刻膠,厚度1.2μm,100℃熱板真空烘烤90秒;對晶片上的AZ5214光刻膠進行紫外線曝光,前曝7秒,115℃熱板反轉90秒,泛曝67秒;然后AZ顯影液顯影60秒,氮氣吹干;堅膜;刻蝕歐姆區域的AlGaN勢壘層,使勢壘層厚度緩慢減薄到10納米。
上述方案中,所述紫外線曝光,光強為5mW/cm2。所述堅膜,是100℃真空熱板2分鐘,然后Matrix打底膠2分鐘。所述刻蝕歐姆區域的AlGaN勢壘層的刻蝕條件為:P=0.10Pa,RF=14W,ICP=50W,BCl3=2.5sccm,Cl2=8sccm,Bias=-65V,刻蝕速率為8nm/分鐘。
上述方案中,步驟3中所述快速熱退火,是在870℃下退火50秒。
(三)有益效果
從上述技術方案可以看出,本發明具有以下有益效果:
1、本發明提供的這種減小高電子遷移率晶體管源漏區域歐姆接觸電阻率的方法,通過在源漏區域進行選擇性刻蝕,減小了載流子隧穿距離,提升了隧穿幾率,獲得低阻歐姆接觸,進而改善了器件性能。
2、本發明提供的這種減小高電子遷移率晶體管源漏區域歐姆接觸電阻率的方法,由于源漏區域尺寸較寬,所以不會引發光刻和刻蝕的不一致性,具有很高的良率。
3、本發明提供的這種減小高電子遷移率晶體管源漏區域歐姆接觸電阻率的方法,在常規工藝流程中增加一步源漏區域刻蝕,簡單有效,具有良好的可植入性。
附圖說明
圖1是本發明提供的減小源漏區域歐姆接觸電阻率的方法流程圖;
圖2至圖6是依照本發明實施例的減小源漏區域歐姆接觸電阻率的工藝流程圖;
圖7是依照本發明實施例的勢壘層刻蝕與不刻蝕樣品在高溫退火前的I-V曲線比較;
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