[發明專利]半導體裝置以及層疊型半導體裝置的制造方法

有效

• 申請號: 201310361600.6
• 申請日: 2013-08-19
• 公開（公告）號: CN104064486B
• 公開（公告）日: 2017-01-18
• 發明（設計）人: 佐藤隆夫;福田昌利
• 申請（專利權）人: 株式會社東芝
• 主分類號: H01L21/603
• 分類號: H01L21/603
• 代理公司: 北京市中咨律師事務所11247
• 代理人: 陳海紅,段承恩

關聯申請

本申請以日本專利申請2013-58303號（申請日：2013年3月21日）為基礎并享受其優先權。本申請通過參照該在先申請而包括其全部內容。

技術領域

本發明的實施方式涉及半導體裝置以及層疊型半導體裝置的制造方法。

背景技術

在形成NAND型閃存等要求高容量的設備時，提出了將被薄厚加工了的半導體芯片多片層疊并進行樹脂密封的方法、或者、將預先對半導體芯片進行了樹脂密封所成的部件多個層疊的方法。各半導體芯片的信號提取，通常基于線接合法進行，但是為了使信號傳輸速度更高速化，提出了基于TSV方式（Through Silicon Via，硅穿孔）的層疊方式（例如日本專利公開公報2010-251408號）。就該層疊方式而言，在設有密封材料流出防止體的金屬制運送基板上依次層疊芯片并將芯片之間用樹脂密封。此時填充樹脂使得最上層的接口芯片的凸起（バンプ，bump）露出。而且，在最上層的接口芯片的連接端子連接個片（單片）的布線基板。而且公開了在對周邊進行了模鑄密封后，將運送基板和模鑄樹脂統一切割（ダイシング，dicing）的技術。該方法是極為高效的安裝方法。但是，不得不按密封材料流出防止體的量增大運送基板，所以封裝大型化。而且，在通過刀具進行切斷時，存在切斷面的精加工不夠這一問題。

發明內容

本發明的一個實施方式，其目的在于提供可小型化且切斷面的精加工良好的半導體裝置。

根據本發明的一個實施方式，其特征在于，包括：在采用樹脂基板的第一基板上在同一平面上排列并粘接多個第一層的半導體芯片的工序；在所述半導體芯片表面或背面隔著圖形化為所期望的圖形的感光性粘接膜分別進行至少一層以上的半導體芯片的對位并加熱，從而一邊形成液狀樹脂的浸透通路一邊局部粘接，在所述半導體芯片上分別層疊至少一層以上的半導體芯片的工序；將所述第一基板切斷而分離成各層疊體的工序；進行對位以使在所述層疊體表面形成的電極焊盤部與第二基板的電極焊盤部互相對準，而對置地暫時連接的工序；將所述第二基板以及層疊體整體回流焊以將電極焊盤部間電連接的工序；從所述層疊體的所述第一基板側沿所述層疊體供給液狀樹脂而對各半導體芯片間以及所述層疊體與所述第二基板間進行樹脂密封的工序；和用切割刀片將所述層疊體切斷而個片化的工序。

附圖說明

圖1-1是示意性地表示第一實施方式的半導體裝置的剖視圖。

圖1-2是該半導體裝置的要部放大剖視圖。

圖1-3是該半導體裝置的要部放大剖視圖。

圖2-1是表示該半導體裝置的制造工序的工序剖視圖。

圖2-2是表示該半導體裝置的制造工序的工序剖視圖。

圖2-3是表示該半導體裝置的制造工序的工序剖視圖。

圖2-4是表示該半導體裝置的制造工序的工序剖視圖。

圖2-5是表示該半導體裝置的制造工序的工序剖視圖。

圖2-6是表示該半導體裝置的制造工序的工序剖視圖。

圖2-7是表示該半導體裝置的制造工序的工序剖視圖。

圖2-8是表示該半導體裝置的制造工序的工序剖視圖。

圖3是示意性地表示第二實施方式的半導體裝置的結構的剖視圖。

圖4-1是表示該半導體裝置的制造工序的工序剖視圖。

圖4-2是表示該半導體裝置的制造工序的工序剖視圖。

圖4-3是表示該半導體裝置的制造工序的工序剖視圖。

圖5是示意性地表示比較例的半導體裝置的結構的一例的剖視圖。

附圖標記說明

1、2 層疊型半導體裝置；10 芯片層疊體；11a～11h 半導體芯片；

12 貫穿電極；13 凸起電極；14 粘接劑；15 再布線；

16 保護薄膜；17 電極焊盤部；18 IF芯片；20 第一基板；

21 樹脂膜；22 粘接劑；30 第二基板；31 樹脂基板；

32 外部連接端子；33 內部連接端子；34、35 焊料球；

40 密封樹脂；40a 第一密封樹脂；40b 第二密封樹脂。

具體實施方式