[發明專利]源極和漏極區的外延形成機制的非對稱循環沉積和蝕刻工藝

有效

• 申請號: 201310344043.7
• 申請日: 2013-08-08
• 公開（公告）號: CN104051341A
• 公開（公告）日: 2014-09-17
• 發明（設計）人: 蔡俊雄;陳燦耀;柯建安
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L21/8238
• 分類號: H01L21/8238;H01L21/20;H01L27/092;H01L29/06
• 代理公司: 北京德恒律治知識產權代理有限公司 11409
• 代理人: 章社杲;孫征

相關申請的交叉引用

本申請要求2013年3月13日提交的標題為“CVD?Epitaxy?Technique?and?Device”的美國臨時專利申請第61/780,520號（代理卷號:TSM13-0119P）的優先權，其內容結合于此作為參考。

本申請涉及2012年6月11日提交的標題為“EPITAXIAL?FORMATION?OF?SOURCE?AND?DRAIN?REGIONS”的美國申請第13/493,626號（代理卷號TSM2011-1479）。本申請還涉及2013年1月11日提交的標題為“Epitaxial?Formation?Mechanisms?of?Source?and?Drain?Regions”的美國申請第13/739,781號（代理卷號:TSM2012-1014）。本申請還涉及2013年3月13日提交的標題為“Mechanisms?for?Doping?Lightly-Doped-Drain(LDD)Regions?of?FinFET?Devices”的美國專利申請第61/780,784號（代理卷號:TSM2012-1386P）。上述申請的全部內容結合于此作為參考。

技術領域

本申請總的來說涉及半導體器件領域，更具體地，涉及集成電路及其制造方法。

背景技術

半導體集成電路（IC）產業已經歷了快速的增長。IC材料和設計的技術進步已經產生了數代IC，每一代IC都比上一代IC具有更小和更復雜的電路。然而，這些進步增加了加工和制造IC的復雜度，同時，為了實現這些進步，需要在IC加工和制造方面有類似的發展。

在IC的發展過程中，在幾何尺寸（即，使用制造工藝可生產的最小部件（或線））縮小的同時，功能密度（即，每一芯片面積上互連器件的個數）通常增大。這種按比例縮小工藝通常通過提高生產效率和降低相關成本而提供益處。這種按比例縮小工藝也產生相對較高的功耗值，其可以通過使用諸如互補金屬氧化物（CMOS）器件的低功耗器件來解決。

發明內容

根據本發明的一個方面，提供了一種形成集成電路的方法，包括：在襯底上方形成多個柵極結構；去除部分襯底以形成與相應的多個柵極結構相鄰的凹槽；以及在凹槽中沉積外延含硅層，其中，沉積外延含硅層使用非對稱循環沉積和蝕刻（ACDE）工藝，ACDE工藝將Cl₂用作蝕刻劑，ACDE工藝包括第一CDE單位循環（CDE-1）工藝和后續的CDE單位循環（CDE-i），第一CDE單位循環與后續的CDE單位循環不同，并且重復數次后續的CDE單位循環直至達到最終的厚度。

優選地，第一CDE單位循環形成摻碳的含硅層。

優選地，摻碳的含硅層的厚度范圍在約1nm至約5nm之間。

優選地，在第一CDE單位循環之后實施的后續的CDE單位循環開始于以含晶體管摻雜物的前體浸透襯底的表面的工藝。

優選地，CDE-1和CDE-i工藝均包括循環沉積和蝕刻（CDE）工藝，并且在蝕刻工藝中使用Cl2。

優選地，CDE工藝的蝕刻操作的持續時間的范圍在約1秒至約5秒之間。

優選地，在沉積工藝操作之后，外延含硅層包括多層，多層中的至少一層不同于多層中的至少另一層。

優選地，該方法還包括:實施熱退火，在熱退火之后，外延含硅層基本是均勻的。

優選地，熱退火選自快速熱處理（RTP）退火、尖峰退火、毫秒級退火、激光退火或它們的組合中的一種。

優選地，外延含硅層包括作為摻雜物的碳和磷，碳的濃度等于或大于約1.2原子百分比，磷的濃度范圍在約1E20atoms/cm³至約7E20atoms/cm³之間。

優選地，外延含硅層的電阻率等于或小于約0.6mΩcm。

優選地，ACDE工藝是等溫和等壓的。

優選地，蝕刻工藝不使用GeH₄。

優選地，在ACDE工藝過程中，襯底的轉速的范圍在約50RPM至約120RPM之間。

優選地，該方法還包括：通過實施選擇性外延生長（SEG）來沉積另一個外延含硅層，SEG包括同時沉積和蝕刻。

優選地，蝕刻氣體與沉積氣體的比率范圍在約0.03至約0.1之間。