[發明專利]源極和漏極區的外延形成機制的非對稱循環沉積和蝕刻工藝

有效

• 申請號: 201310344043.7
• 申請日: 2013-08-08
• 公開（公告）號: CN104051341A
• 公開（公告）日: 2014-09-17
• 發明（設計）人: 蔡俊雄;陳燦耀;柯建安
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L21/8238
• 分類號: H01L21/8238;H01L21/20;H01L27/092;H01L29/06
• 代理公司: 北京德恒律治知識產權代理有限公司 11409
• 代理人: 章社杲;孫征

1.一種形成集成電路的方法，所述方法包括：

在襯底上方形成多個柵極結構；

去除部分所述襯底以形成與相應的所述多個柵極結構相鄰的凹槽；以及

在所述凹槽中沉積外延含硅層，其中，沉積所述外延含硅層使用非對稱循環沉積和蝕刻（ACDE）工藝，所述ACDE工藝將Cl₂用作蝕刻劑，所述ACDE工藝包括第一CDE單位循環（CDE-1）工藝和后續的CDE單位循環（CDE-i），所述第一CDE單位循環與所述后續的CDE單位循環不同，并且重復數次所述后續的CDE單位循環直至達到最終的厚度。

2.根據權利要求1所述的方法，其中，所述第一CDE單位循環形成摻碳的含硅層。

3.根據權利要求2所述的方法，其中，所述摻碳的含硅層的厚度范圍在約1nm至約5nm之間。

4.根據權利要求1所述的方法，其中，在所述第一CDE單位循環之后實施的所述后續的CDE單位循環開始于以含晶體管摻雜物的前體浸透所述襯底的表面的工藝。

5.根據權利要求1所述的方法，其中，所述CDE-1和CDE-i工藝均包括循環沉積和蝕刻（CDE）工藝，并且在蝕刻工藝中使用所述Cl₂。

6.根據權利要求5所述的方法，其中，所述CDE工藝的蝕刻操作的持續時間的范圍在約1秒至約5秒之間。

7.根據權利要求1所述的方法，其中，在所述沉積工藝操作之后，所述外延含硅層包括多層，所述多層中的至少一層不同于所述多層中的至少另一層。

8.根據權利要求1所述的方法，還包括:

實施熱退火，在所述熱退火之后，所述外延含硅層基本是均勻的。

9.一種形成集成電路的方法，所述方法包括：

在襯底上方形成多個柵極結構；

去除部分所述襯底以形成與所述多個柵極結構相鄰的凹槽；

在所述凹槽中沉積外延含硅層，其中，沉積所述外延含硅層使用非對稱循環沉積和蝕刻（ACDE）工藝，所述ACDE工藝將Cl₂用作蝕刻劑，所述ACDE工藝包括第一CDE單位循環（CDE-1）工藝和后續的CDE單位循環（CDE-i），所述第一CDE單位循環與所述后續的CDE單位循環不同，重復數次所述后續的CDE單位循環直至達到最終的厚度；以及

通過實施選擇性外延生長（SEG）工藝來沉積另一個外延含硅層，所述SEG工藝包括同時沉積和蝕刻，蝕刻氣體與沉積氣體的比率范圍在約0.03至約0.1之間。

10.一種集成電路，包括：

柵極結構，位于襯底上方；以及

含硅材料結構，位于與所述柵極結構相鄰的凹槽的上方，所述含硅材料結構包括外延層，所述外延層具有等于或小于約0.6mΩcm的電阻率，并且所述外延層摻有碳和磷，碳的濃度等于或大于約1.2原子百分比，并且磷的濃度范圍在約1E20atoms/cm³至約7E20atoms/cm³之間。