[發(fā)明專利]半導(dǎo)體器件的形成方法

有效

• 申請?zhí)枺?/td>: 201310342929.8
• 申請日: 2013-08-07
• 公開（公告）號: CN104347501B
• 公開（公告）日: 2017-07-14
• 發(fā)明（設(shè)計(jì)）人: 李勇
• 申請（專利權(quán)）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L21/8232
• 分類號: H01L21/8232;H01L21/265;H01L21/28
• 代理公司: 北京集佳知識產(chǎn)權(quán)代理有限公司11227
• 代理人: 駱蘇華

技術(shù)領(lǐng)域

本發(fā)明涉及半導(dǎo)體領(lǐng)域，特別涉及一種半導(dǎo)體器件的形成方法。

背景技術(shù)

在進(jìn)行集成電路設(shè)計(jì)時，通常需要使用若干相同電學(xué)參數(shù)的MOS晶體管。例如，在設(shè)計(jì)同時包括靜態(tài)隨機(jī)存儲器（Static Random Access Memory，SRAM）和中央處理器（Central Processing Unit，CPU）的半導(dǎo)體器件時，SRAM內(nèi)部或CPU內(nèi)部，需要有若干相同電學(xué)參數(shù)的MOS晶體管。然而，在實(shí)際的產(chǎn)品中，SRAM或CPU中名義上相同的MOS晶體管的電學(xué)參數(shù)常常會發(fā)生漂移，造成原本應(yīng)相同的MOS晶體管的電學(xué)參數(shù)失配（Mismatch），即匹配特性下降，從而會引起SRAM或CPU的性能下降，例如，會引起SRAM存儲速度變緩、功耗增加、時鐘混亂等問題，會引起CPU運(yùn)行速度變慢等問題，進(jìn)而引起由SRAM和CPU組成的半導(dǎo)體器件的性能下降。

隨著集成電路技術(shù)的不斷發(fā)展，在單一芯片中集成的半導(dǎo)體器件的數(shù)量不斷增多，半導(dǎo)體器件中的SRAM或CPU內(nèi)部的MOS晶體管的尺寸也會不斷降低，由于晶體管尺寸的進(jìn)一步降低，閾值電壓失配（Vt Mismatch）方面的影響變的尤為重要。

圖1至圖5是現(xiàn)有技術(shù)中的半導(dǎo)體器件的形成方法的剖面結(jié)構(gòu)示意圖。

參考圖1，提供襯底10，所述襯底10被劃分為核心器件區(qū)域A和外圍電路區(qū)域B，核心器件區(qū)域A包括：第一PMOS區(qū)域A1和第一NMOS區(qū)域A2，所述外圍電路區(qū)域B包括：第二PMOS區(qū)域B1和第二NMOS區(qū)域B2。在襯底10表面進(jìn)行閾值電壓離子注入，形成閾值電壓注入層15。

接著，參考圖2，在所述第一PMOS區(qū)域A1上形成第一柵極結(jié)構(gòu)11，在所述第一NMOS區(qū)域A2上形成第二柵極結(jié)構(gòu)12，在所述第二PMOS區(qū)域B1上形成第三柵極結(jié)構(gòu)13，在所述第二NMOS區(qū)域B2上形成第四柵極結(jié)構(gòu)14；每一柵極結(jié)構(gòu)包括柵氧層和位于柵氧層上的柵極。

第一柵極結(jié)構(gòu)11至第四柵極結(jié)構(gòu)14的形成方法具體為：在襯底10表面自下而上依次形成柵氧材料層、柵極材料層。其中，柵氧材料層的形成方法為沉積。然后，干法刻蝕核心器件區(qū)域的部分厚度的柵氧材料層。接著，在柵極材料層上形成圖形化的掩膜層，定義第一柵極結(jié)構(gòu)11至第四柵極結(jié)構(gòu)14的分布，然后以圖形化的掩膜層為掩膜刻蝕柵氧材料層、柵極材料層形成第一柵極結(jié)構(gòu)11至第四柵極結(jié)構(gòu)14。需要說明的是：刻蝕形成第一柵極結(jié)構(gòu)11至第四柵極結(jié)構(gòu)14的過程中，只刻蝕部分厚度的柵氧材料層作為柵氧層，因此，在襯底10的表面會存在一層沒有被刻蝕的柵氧材料層16，該柵氧材料層16的作用為：在后續(xù)濕法腐蝕或離子注入工藝中保護(hù)襯底不受損傷。

接著，參考圖3，形成第一柵極結(jié)構(gòu)11、第二柵極結(jié)構(gòu)12、第三柵極結(jié)構(gòu)13、第四柵極結(jié)構(gòu)14后，采用圖案化的第一光刻膠17將襯底上的第一NMOS區(qū)域A2和第二NMOS區(qū)域B2覆蓋，露出襯底上的第一PMOS區(qū)域A1和第二PMOS區(qū)域B1，然后對襯底上的第一PMOS區(qū)域A1、第二PMOS區(qū)域B1的一起進(jìn)行halo離子注入和LDD離子注入，在第一PMOS區(qū)域A1形成halo離子注入?yún)^(qū)19和LDD離子注入?yún)^(qū)18，在第二PMOS區(qū)域B1形成halo離子注入?yún)^(qū)21和LDD離子注入?yún)^(qū)20。

接著，參考圖4，對襯底上的第一PMOS區(qū)域A1、第二PMOS區(qū)域B1進(jìn)行halo離子注入和LDD離子注入完成后，去除圖案化的第一光刻膠17。然后，采用圖案化的第二光刻膠22將襯底上的第一PMOS區(qū)域A1和第二PMOS區(qū)域B1覆蓋，露出襯底上的第一NMOS區(qū)域A2和第二NMOS區(qū)域B2，然后對襯底上的第一NMOS區(qū)域A2、第二NMOS區(qū)域B2進(jìn)行halo離子注入和LDD離子注入，在第一NMOS區(qū)域A2形成halo離子注入?yún)^(qū)23和LDD離子注入?yún)^(qū)24，在第二NMOS區(qū)域B2形成halo離子注入?yún)^(qū)25和LDD離子注入?yún)^(qū)26。

接著，參考圖5，對襯底上的第一NMOS區(qū)域A2、第二NMOS區(qū)域B2進(jìn)行halo離子注入和LDD離子注入完成后，去除圖案化的第二光刻膠22。然后，在第一柵極結(jié)構(gòu)11、第二柵極結(jié)構(gòu)12、第三柵極結(jié)構(gòu)13、第四柵極結(jié)構(gòu)14周圍形成主側(cè)墻27，以主側(cè)墻27為掩膜對第一柵極結(jié)構(gòu)11兩側(cè)、第二柵極結(jié)構(gòu)12兩側(cè)、第三柵極結(jié)構(gòu)13兩側(cè)、第四柵極結(jié)構(gòu)14兩側(cè)的襯底進(jìn)行離子注入，形成源極和漏極。

現(xiàn)有技術(shù)中，半導(dǎo)體器件中的閾值電壓失配值較大。

發(fā)明內(nèi)容

本發(fā)明解決的問題是現(xiàn)有技術(shù)中，半導(dǎo)體器件中的閾值電壓失配值較大。

為解決上述問題，本發(fā)明提供一種半導(dǎo)體器件的形成方法，包括：