[發明專利]互連結構的形成方法

有效

• 申請號: 201310342918.X
• 申請日: 2013-08-07
• 公開（公告）號: CN104347488B
• 公開（公告）日: 2017-06-13
• 發明（設計）人: 韓秋華
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768
• 代理公司: 北京集佳知識產權代理有限公司11227
• 代理人: 駱蘇華

技術領域

本發明涉及半導體制作技術領域，特別涉及互連結構的形成方法。

背景技術

隨著超大規模集成電路工藝技術的不斷進步，半導體器件的特征尺寸不斷縮小，芯片面積持續增大，互連結構的延遲時間已經可以與器件門延遲時間相比較。人們面臨著如何克服由于連接長度的急速增長而帶來的RC（R指電阻，C指電容）延遲顯著增加的問題。特別是由于金屬布線線間電容的影響日益嚴重，造成器件性能大幅度下降，已經成為半導體工業進一步發展的關鍵制約因素。為了減小互連造成的RC延遲，現已采用了多種措施。

互連結構之間的寄生電容和互連電阻造成了信號的傳輸延遲。由于銅具有較低的電阻率，優越的抗電遷移特性和高的可靠性，能夠降低金屬的互連電阻，進而減小總的互連延遲效應，現已由常規的鋁互連改變為低電阻的銅互連。同時降低互連之間的電容同樣可以減小延遲，而寄生電容C正比于電路層絕緣介質的相對介電常數k，因此使用低k材料作為不同電路層的絕緣介質代替傳統的SiO₂介質已成為滿足高速芯片的發展的需要。

現有技術多采用大馬士革工藝制作互連結構。然而，隨著半導體器件的特征尺寸不斷縮小，現有的光刻膠層厚度已不能達到控制小特征尺寸的精度，為了得到精確的特征尺寸，通過增加光刻膠層的厚度來延長光刻時間，然而厚的光刻膠層容易坍塌并且大馬士革開口的精度難以控制，進而導致互連結構的可靠性降低。

發明內容

本發明解決的問題是提供一種優化的互連結構的形成方法，增大填充金屬層工藝的工藝窗口，減小填充金屬層的縱寬比，從而減小金屬層中易擴散金屬離子遷移的能力，提高金屬層的抗電遷移特性，進而提高互連結構的可靠性。

為解決上述問題，本發明提供一種互連結構的形成方法，包括：提供半導體襯底，所述半導體襯底內形成有第一金屬層；在所述半導體襯底表面及第一金屬層表面形成阻擋層、位于阻擋層表面的介質層、位于介質層表面的保護層、位于保護層表面的第一金屬掩膜層以及位于第一金屬掩膜層表面的第二金屬掩膜層，其中，所述第一金屬掩膜層的厚度小于第二金屬掩膜層的厚度；刻蝕第一金屬掩膜層及第二金屬掩膜層形成第一開口，所述第一開口暴露出保護層；形成覆蓋第二金屬掩膜層及保護層的介質掩膜層，所述介質掩膜層具有開口寬度小于第一開口的第二開口，所述第二開口暴露出保護層；以介質掩膜層為掩膜，沿所述第二開口依次刻蝕保護層以及部分介質層；以第二金屬掩膜層為掩膜，沿所述第一開口刻蝕介質層，至暴露出阻擋層，在介質層內形成通孔和溝槽，所述通孔和溝槽構成大馬士革開口；去除所述第二金屬掩膜層；以第一金屬掩膜層為掩膜，去除位于大馬士革開口底部的阻擋層，至暴露出第一金屬層；形成填充滿所述大馬士革開口的第二金屬層，所述第二金屬層覆蓋第一金屬掩膜層；去除高于介質層頂部的第二金屬層、第一金屬掩膜層以及保護層。

可選的，所述第一金屬掩膜層的材料為Ta、Ti、Tu、TaN、TuN或WN。

可選的，所述第二金屬掩膜層的材料為TiN。

可選的，所述第一金屬掩膜層的厚度為10埃至50埃。

可選的，所述第二金屬掩膜層的厚度為50埃至500埃。

可選的，所述第一金屬掩膜層或第二金屬掩膜層的形成工藝為化學氣相沉積、物理氣相沉積或原子層沉積。

可選的，去除所述第二金屬掩膜層的工藝為濕法刻蝕。

可選的，所述濕法刻蝕的刻蝕液體為雙氧水。

可選的，所述濕法刻蝕的刻蝕液體為氨水和雙氧水。

可選的，所述濕法刻蝕的刻蝕液體為硫酸和雙氧水。

可選的，所述阻擋層的材料為SiN、SiC、SiCN、SiOC或SiOCN。

可選的，所述阻擋層的厚度為50埃至150埃。

可選的，所述介質層的材料為SiO₂、低k介質材料或超低k介質材料。

可選的，所述保護層的材料為TEOS。

可選的，所述保護層的厚度為50埃至100埃。

可選的，采用CMP工藝去除高于介質層頂部的第二金屬層、第一金屬掩膜層以及保護層。

與現有技術相比，本發明的技術方案具有以下優點：