[發明專利]薄膜晶體管陣列基板

有效

• 申請號: 201310336532.8
• 申請日: 2013-08-05
• 公開（公告）號: CN104347641B
• 公開（公告）日: 2018-02-06
• 發明（設計）人: 游家華;胡憲堂;任珂銳;賴瑞麒
• 申請（專利權）人: 瀚宇彩晶股份有限公司
• 主分類號: H01L27/12
• 分類號: H01L27/12;G02F1/1362;G02F1/1368
• 代理公司: 深圳新創友知識產權代理有限公司44223
• 代理人: 江耀純

技術領域

本發明涉及一種顯示面板，特別是涉及一種薄膜晶體管(thin film transistor，TFT)陣列(array)基板。

背景技術

薄膜晶體管已經廣泛地應用于主動陣列式平面顯示面板中，例如：主動式液晶顯示面板或主動式有機電激發光顯示面板等裝置，用以作為有源(active)元件，驅動顯示面板的各像素結構。現有技術的薄膜晶體管結構以底柵極(bottom gate)結構為主，其包含有柵極設置于基板上、柵極絕緣層覆蓋于柵極上、作為晶體管通道的半導體層(semiconductor layer)以及源極與漏極分別設置于半導體層的兩側上。薄膜晶體管主要架構有例如：反轉共平面型(inverted co‐planar)、背溝道刻蝕型(back channel etching，BCE)及通道保護型(channel protection，CHP)等等。半導體層可使用IGZO材料。IGZO是銦鎵鋅氧化物(indium gallium zinc oxide)的縮寫，換句話說，a‐IGZO材料是包括銦氧化物(indium oxide)、鎵氧化物(gallium oxide)和鋅氧化物(zinc oxide)的非晶質(amorphous)氧化物半導體材料。例如圖1所示，BCE型結構的薄膜晶體管陣列基板2包括基板4、柵極6、柵極絕緣層(gate insulation layer)8、設置于柵極絕緣層8上的a‐IGZO半導體層10、源極12和漏極14分別位于柵極6兩側上方的柵極絕緣層8和a‐IGZO半導體層10上，然后覆蓋一層絕緣層(passivation layer)16，像素(pixel)電極18則形成于絕緣層16上，經由接觸孔(via，或稱contact hole)20與漏極14接觸。為避免電容耦合(coupling)效應，像素電極18通常不與掃描線(scan line，或稱gate line)、數據線(data line，或稱signal line)、或薄膜晶體管重疊，因此，像素開口率會受到這個限制。

而在制作包括有a‐IGZO半導體層的薄膜晶體管過程中，也需要避免含氫(H)之工藝。例如，IGZO層的前一層為柵極絕緣層，其材質通常選擇含氫量低的SiO膜，一般使用化學氣相沉積(chemical vapor deposition，CVD)工藝，其組成成分硅烷(silane)(SiH₄)含有氫，易使a‐IGZO還原而造成缺陷。通常的做法為將SiH₄/N₂O流量比(ratio)＝1:5調整至1:50至1:100，另需搭配低溫成膜工藝(約200℃)，而最佳之成膜條件為采用物理氣相沉積(physical vapor deposition，PVD)SiO₂膜或Al₂O₃膜，或是其它不會讓a‐IGZO產生還原機制的成膜條件。

IGZO半導體層的后工藝為絕緣層的制造，此層的含氫量要求比柵極絕緣層更嚴格，需要更低含氫量的成膜條件，因此SiH₄/N₂O流量比(ratio)＝1:50至1:100，另需搭配低溫成膜工藝(約200℃)，而最佳之成膜條件為采用物理氣相沉積(PVD)SiO₂膜或Al₂O₃膜，或是其它不會讓a‐IGZO產生還原機制的成膜條件。

但是，由這樣的薄膜晶體管陣列基板所形成的液晶顯示面板像素開口率仍有限。如何增大開口率，同時于制造工藝中不使a‐IGZO半導體層受到影響，成為亟欲改進的課題。

發明內容

本發明的主要目的在于提供一種薄膜晶體管陣列基板，其中使用a‐IGZO半導體層及覆蓋于其上的厚的絕緣層，可使像素結構增加開口率，還可使a‐IGZO半導體層于制造工藝中不受到影響。