[發明專利]一種FPGA布局布線后仿真中異常信號溯源方法

有效

• 申請號: 201310329500.5
• 申請日: 2013-07-31
• 公開（公告）號: CN103440363A
• 公開（公告）日: 2013-12-11
• 發明（設計）人: 吳仁科;蔡銘
• 申請（專利權）人: 浙江大學
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 杭州求是專利事務所有限公司 33200
• 代理人: 林懷禹

技術領域

本發明涉及異常信號溯源方法，尤其是涉及一種FPGA布局布線后仿真中異常信號溯源方法。

背景技術

隨著FPGA（現場可編程邏輯陣列）設計變得日漸復雜，相應的測試驗證難度在迅速加大。在布局布線后仿真驗證過程中，驗證人員常常會遇到信號值為不定態或者毛刺等異常情況，目前對于異常信號的查找和溯源主要通過觀察波形和對信號值的分析，反復將可能是異常信號來源的信號加入仿真器進行仿真分析，由于布局布線后仿真中內部信號名發生了變化且自動生成大量的寄存器、查找表及其他與非門等邏輯單元，查找過程非常繁瑣且難以準確定位產生此異常信號的信號源頭。

發明內容

本發明的目的在于提供一種FPGA布局布線后仿真中異常信號溯源方法，通過對布局布線后仿真邏輯網表的分析，提取少量的信號值進行仿真，并能快速定位異常信號的來源。

本發明所采用的技術方案的步驟如下：

?(1)?通過對布局布線后網表文件進行詞法分析和語法分析，得出網表文件相應的邏輯器件與邏輯器件之間的信號以及所述信號與邏輯器件的輸入輸出關系；

(2)?使用有向圖存儲相應的邏輯器件與邏輯器件之間信號的連接關系；

(3)由用戶給出一個異常信號；

(4)逆向搜索有向圖，得出能影響到異常信號值的極大連通子圖，抽取所述有向圖中極大連通子圖對應的路徑的全部信號加入仿真軟件，進行仿真，得到相應的信號仿真VCD文件；

(5)從以異常信號作為輸出邊的節點開始，根據VCD文件，依次判斷連接至此節點的信號是否是異常信號的來源，從任意一個異常信號的來源繼續回溯，找到無異常信號來源的信號即異常信號的源并顯示回溯的路徑。

所述的布局布線后網表文件構造邏輯器件與邏輯器件之間信號的連接關系時需提取并分析芯片庫文件中的模塊邏輯結構。

在使用有向圖存儲邏輯器件與邏輯器件之間信號的連接關系時將邏輯器件抽象為有向圖的節點，使用邏輯器件的名稱做為節點標識符，邏輯器件之間信號抽象為有向圖的有向邊，以邏輯器件之間信號名稱作為有向邊標識符。

用戶給出異常信號需同時給出異常信號名稱及出現異常時的仿真時刻。

所述的仿真軟件為VCS或者modelsim。

在回溯之前需對有向圖進行處理，將有向圖中存在的環縮減為一個節點。

本發明具有的有益效果是：

本發明通過對布局布線后仿真邏輯網表的分析，提取少量的信號值進行仿真，并能快速定位異常信號的來源，使得FPGA測試驗證人員可以簡化后仿真測試驗證過程的異常信號的定位流程，縮短信號溯源時間。

附圖說明

圖1是布局布線后仿真中異常信號溯源方法流程圖。

圖2是分析布局布線后網表文件流程圖。

圖3是信號仿真流程圖。

圖4是定位異常信號源流程圖。

具體實施方式

下面結合附圖和實施例對本發明作進一步說明。

如圖1所示，本發明的步驟如下：

(1)?通過對布局布線后網表文件進行詞法分析和語法分析，得出網表文件相應的邏輯器件與邏輯器件之間的信號以及所述信號與邏輯器件的輸入輸出關系；

(2)?使用有向圖存儲相應的邏輯器件與邏輯器件之間信號的連接關系；

如圖2所示，上述2個步驟具體如下：

1）在提前設定的文件所在路徑或者在指定工程目錄下檢索獲得獲取后仿真網表文件及相應庫文件。

2）利用flex和bison對網表文件進行詞法分析和語法分析，提取邏輯器件名稱，及邏輯器件的各端口信號。

3）對應網表文件中的每一個端口信號，檢索庫文件模塊確定此端口信號為邏輯器件的輸入還是輸出端口，得到網表文件中邏輯器件與邏輯器件之間信號的輸入輸出關系。

4）將邏輯器件與輸入輸出信號之間的連接關系通過有向圖進行抽象，有向圖以十字鏈表進行存儲，邏輯器件抽象為相應的節點，使用邏輯器件的名稱作為節點標識符，邏輯器件之間的信號抽象為有向圖的有向邊，以邏輯器件之間信號名稱作為有向邊標識符，信號值對應相應邊的權值，以輸入信號作為起始邊自輸入到輸出構建有向圖，并加入相應的起始節點和終結點。

(3)?由用戶給出一個異常信號，獲取異常信號名稱及異常時刻需提供一個輸入界面并定義輸入格式和要求。；

(4)?信號仿真流程，如圖3所示，具體步驟如下：?