[發(fā)明專利]捕獲集成電路芯片與芯片封裝體之間的互耦合效應(yīng)

有效

• 申請?zhí)枺?/td>: 201310322960.5
• 申請日: 2013-07-29
• 公開（公告）號: CN103577627A
• 公開（公告）日: 2014-02-12
• 發(fā)明（設(shè)計）人: R·A·格羅韋斯;倪婉;S·A·圣昂格;徐建生
• 申請（專利權(quán)）人: 國際商業(yè)機器公司
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 北京市中咨律師事務(wù)所 11247
• 代理人: 賀月嬌;于靜

技術(shù)領(lǐng)域

本發(fā)明涉及電路設(shè)計，更具體地，涉及使用電子設(shè)計自動化（EDA）工具捕獲（capture）集成電路芯片與芯片封裝體（chip?package）之間的互耦合效應(yīng)的系統(tǒng)和方法。

背景技術(shù)

隨著技術(shù)繼續(xù)按比例縮小到亞微米范圍，應(yīng)用向著更高頻率和更高集成水平前進，使得來自互連布線的寄生效應(yīng)顯著影響集成電路性能。例如，來自互連布線的寄生效應(yīng)在集成電路的定時、功率、增益、匹配網(wǎng)絡(luò)、可靠性和噪聲性能方面扮演著重要角色，使得來自互連布線的寄生效應(yīng)不能再被忽略，否則集成電路可能發(fā)生故障。

具體而言，亞微米集成電路設(shè)計者面對的挑戰(zhàn)之一是來自半導體管芯或芯片與芯片封裝體之間的互連布線（例如芯片-封裝體耦合（chip-package?coupling））的寄生效應(yīng)的問題。更具體而言，由于芯片和封裝體（焊料凸起（solder?bump）和第一封裝金屬層）被設(shè)置為非常緊鄰這一事實，當使用倒裝芯片技術(shù)封裝時半導體管芯或芯片之間的相互作用可引起芯片和封裝體之間顯著的寄生耦合效應(yīng)。芯片是在其中形成集成電路的諸如硅的半導體材料，而芯片封裝體是在其上安裝一個或多個芯片的襯底，例如是陶瓷層壓封裝體或印刷電路板。芯片封裝體提供將內(nèi)部芯片部件連接到外部電路的工具。芯片-封裝體耦合已經(jīng)變成成功預測芯片上集成電路的性能的主要因素。

為了在集成電路的布圖后分析期間考慮來自互連布線的寄生效應(yīng)，有必要在集成電路設(shè)計中為存在于各種器件之間的物理連接創(chuàng)建電學模型。該處理通常被稱為寄生提取（parasitic?extraction,PEX）。然而，傳統(tǒng)PEX方法僅捕獲芯片級耦合并且默認采用安裝的封裝體而不考慮芯片與芯片封裝體之間的互耦合效應(yīng)。

預測集成電路的性能時為了考慮芯片-封裝體耦合的一般慣例包括使用電磁（EM）仿真器來模擬芯片封裝體效應(yīng)以及評估芯片-封裝體耦合。然而，EM仿真能力受到互連布線結(jié)構(gòu)的復雜性的限制。此外，封裝體金屬路徑安排（routing）通常由3-D?EM工具模擬，而芯片級寄生通常由EDAPEX工具模擬。然而由于工具銷售商（vendor）的不同格式、界面限制等，將從3-D?EM工具得到的EM模型網(wǎng)表和從EDA?PEX工具得到的芯片上寄生網(wǎng)表向仿真中的整合通常是一個挑戰(zhàn)。此外，芯片封裝體的獨立模型也不考慮芯片和芯片封裝體之間的互耦合效應(yīng)。

因此，本領(lǐng)域中存在克服上述缺陷和限制的需要。

發(fā)明內(nèi)容

在本發(fā)明的第一方面中，提供了一種在計算機基礎(chǔ)設(shè)施（computer?infrastructure）中實施的用于設(shè)計集成電路芯片的方法。該方法包括編譯過程技術(shù)參數(shù)，所述過程技術(shù)參數(shù)描述所述集成電路芯片的封裝體和芯片-封裝體耦合的電學行為。該方法還包括生成包括編譯后的過程技術(shù)參數(shù)的寄生技術(shù)文件。

在本發(fā)明的另一方面中，提供了一種用于對集成電路芯片進行設(shè)計后測試和優(yōu)化的方法。該方法包括完成所述集成電路芯片的設(shè)計和布圖。該方法還包括發(fā)起對所述集成電路芯片的寄生提取，所述發(fā)起包括：編譯過程技術(shù)參數(shù)，所述過程技術(shù)參數(shù)描述所述集成電路芯片的封裝體和芯片-封裝體耦合的電學行為；以及生成包括編譯后的過程技術(shù)參數(shù)的寄生技術(shù)文件。該方法還包括生成寄生提取結(jié)果。該方法還包括將所述寄生提取結(jié)果輸入到布圖后仿真中。

在本發(fā)明的又一方面中，提供了一種在計算機輔助設(shè)計系統(tǒng)中實施的用于生成集成電路芯片的功能性設(shè)計模型的方法。該方法包括定義寄生技術(shù)文件，所述寄生技術(shù)文件包含定義集成電路芯片封裝體的至少一個金屬層的要素。該方法還包括：將過程技術(shù)參數(shù)寫入到所述寄生技術(shù)文件中，所述過程技術(shù)參數(shù)描述所述集成電路芯片、所述集成電路芯片封裝體和芯片-封裝體耦合的區(qū)域的電學行為。

附圖說明

通過本發(fā)明的示例性實施例的非限制性實例，參考注釋了的多幅附圖，在下面的詳細描述中描述本發(fā)明。

圖1示出了安裝到倒裝芯片封裝體上的芯片的例子；

圖2示出了根據(jù)本發(fā)明各方面在集成電路芯片和芯片封裝體之間的耦合效應(yīng)的例子；

圖3是根據(jù)本發(fā)明各方面用于實施本發(fā)明的示例性外部環(huán)境；

圖4和5是根據(jù)本發(fā)明各方面的過程的流程圖；

圖6示出了根據(jù)本發(fā)明各方面的全面寄生技術(shù)文件的橫截面；

圖7-12示出了根據(jù)本發(fā)明各方面使用全面寄生技術(shù)文件的例子；

圖13是在與本發(fā)明的系統(tǒng)和方法一起使用的半導體設(shè)計、制造和/或測試中使用的設(shè)計過程的流程圖。

具體實施方式