[發明專利]半導體器件的形成方法和半導體器件

有效

• 申請號: 201310317724.4
• 申請日: 2013-07-25
• 公開（公告）號: CN103390560A
• 公開（公告）日: 2013-11-13
• 發明（設計）人: 李樂
• 申請（專利權）人: 上海宏力半導體制造有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/78;H01L29/10
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 張亞利;駱蘇華

技術領域

本發明涉及半導體技術領域，特別涉及一種半導體器件的形成方法和半導體器件。

背景技術

半導體器件中，通常在柵極和源極、柵極和漏極之間形成寄生電容。該寄生電容會影響半導體器件的性能，例如，會影響半導體器件的運行速度。因此，在半導體器件中，希望柵極和源極、柵極和漏極之間形成的寄生電容越小越好。而對于某些半導體器件應用在射頻電路時，對柵極和源極、柵極和漏極之間的寄生電容要求更加苛刻。

現有技術中的半導體器件的形成方法，包括：

參照參考圖1和圖2，提供襯底100，在襯底100上形成至少兩個柵極101，在柵極101的周圍形成側墻102，在側墻102兩側的襯底內形成源極和漏極（圖未示）。

之后，形成二氧化硅層103，覆蓋襯底100以及其上形成的結構，接著對二氧化硅層103進行圖形化，在二氧化硅層103中形成接觸孔（contact），在接觸孔中填充導電材料形成柵極接觸插塞105、源極接觸插塞104和漏極接觸插塞106，分別與柵極101、源極和漏極電連接。

但是現有技術中，形成的半導體器件中的柵極和源極、柵極和漏極之間的寄生電容較大。

更多關于半導體器件的形成方法請參考公開號為US2011/0018091A1的美國專利。

發明內容

本發明解決的問題是現有技術形成的半導體器件中的柵極和源極、柵極和漏極之間的寄生電容較大。

為解決上述問題，本發明提供了一種半導體器件的形成方法，包括：提供襯底，在所述襯底表面形成至少兩個平行排列的柵極，每個所述柵極包括多段，相鄰兩柵極之間具有多段溝槽，至少一段溝槽的深寬比大于等于1；

在所述柵極周圍形成側墻；

在所述側墻兩側的襯底內形成源極和漏極；

形成所述源極和漏極之后，在所述襯底表面和柵極表面形成層間介質層。

可選的，在所述襯底表面形成至少兩個柵極的工藝中，也形成將所述至少兩個柵極電連接的連線，所述連線的材料與所述柵極的材料相同。

可選的，至少一段溝槽的深寬比小于1，所述源極或漏極在所述深寬比小于1的溝槽下方。

可選的，所述層間介質層的材料為SiO₂，所述層間介質層的形成方法為等離子體增強正硅酸乙酯沉積。

可選的，所述側墻包括氮化硅側墻，形成所述源極和漏極的步驟之后，在所述襯底表面和柵極表面形成層間介質層的步驟之前，還包括步驟：

去除所述氮化硅側墻。

可選的，所述半導體器件為多指柵晶體管。

本發明還提供一種半導體器件，包括：

襯底，位于所述襯底表面的至少兩個平行排列的柵極，每個所述柵極包括多段，相鄰兩柵極之間具有多段溝槽，至少一段溝槽的深寬比大于等于1；

位于所述柵極周圍的側墻，所述側墻兩側襯底內的源極和漏極；

填充所述多段溝槽、覆蓋所述襯底和所述柵極表面的層間介質層，所述層間介質層中具有空隙。

可選的，所述柵極通過連線電連接，所述連線的材料與柵極的材料相同。

可選的，至少一段溝槽的深寬比小于1，所述源極或漏極在所述深寬比小于1的溝槽下方。

可選的，所述半導體器件為多指柵晶體管。

與現有技術相比，本發明的技術方案具有以下優點：

本技術方案中，在所述襯底表面形成至少兩個平行排列的柵極，每個柵極包括多段，相鄰兩柵極之間具有多段溝槽，至少一段溝槽的深寬比大于等于1，在所述襯底表面和柵極表面形成層間介質層，該溝槽中的層間介質層內會形成較大的空氣隙，使得柵極和源極、柵極和漏極之間的物質的介電常數明顯減小，從而減小了柵極和源極、柵極和漏極之間的寄生電容，提高了后續形成的整個半導體器件的性能。當該半導體器件應用在射頻電路中時，可以明顯減少柵極和源極、柵極和漏極之間的寄生電容。

附圖說明

圖1是現有技術的半導體器件的平面結構示意圖；

圖2是圖1沿AA方向的局部放大剖面結構示意圖；

圖3是本發明具體實施例的柵極的平面結構示意圖；

圖4是圖3橢圓圈定區域沿BB方向的局部剖面結構示意圖；

圖5是圖3橢圓圈定區域沿CC方向的局部剖面結構示意圖；

圖6是本發明具體實施例的柵極和側墻的平面結構示意圖；

圖7是圖6沿BB方向的局部剖面結構示意圖；

圖8是本發明具體實施例的半導體器件的平面結構示意圖；