[發明專利]閃存存儲單元的形成方法

有效

• 申請號: 201310315027.5
• 申請日: 2013-07-24
• 公開（公告）號: CN103400803A
• 公開（公告）日: 2013-11-20
• 發明（設計）人: 曹子貴;賈敏
• 申請（專利權）人: 上海宏力半導體制造有限公司
• 主分類號: H01L21/8247
• 分類號: H01L21/8247;H01L21/66
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 駱蘇華

技術領域

本發明涉及半導體制造技術領域，尤其涉及一種閃存存儲單元的形成方法。

背景技術

在目前的半導體產業中，集成電路產品主要可分為三大類型：模擬電路、數字電路和數/模混合電路，其中存儲器件是數字電路中的一種重要器件類型。近年來，存儲器件中的閃存（flash?memory）發展尤為迅速。閃存的主要特點是在不加電的情況下能長期保持存儲的信息；且閃存具有集成度高、存取速度快、易于擦除和重寫等優點，因而在微機、自動化控制等多項領域得到了廣泛的應用。

圖1是現有技術的一種閃存存儲單元的剖面結構示意圖，包括：半導體襯底10；位于所述半導體襯底10表面的第一絕緣層11；位于部分第一絕緣層11表面的浮柵層12，所述第一絕緣層11和浮柵層12具有暴露出半導體襯底10的開口（未標識）；位于所述浮柵層12頂部表面、且覆蓋所述開口側壁的側墻13；位于所述開口底部的半導體襯底10表面的源線層14，所述源線層14覆蓋所述側墻13部分表面，所述源線層14的表面不高于所述側墻13的頂部；位于浮柵層12、側墻13和源線層14兩側的字線層15，所述字線層15位于第一絕緣層11表面，所述字線層15和源線層14之間由側墻13隔離，所述字線層15的頂部不高于所述側墻13的頂部，且所述字線層15與浮柵層12之間通過第二絕緣層16相互隔離；位于所述源線層14下方的半導體襯底10內的源區（未標識）。其中，所述浮柵層12與字線層15相鄰一側的側壁與所述浮柵層12的頂部表面構成頂端19，所述頂端19能夠用于控制擦除（Erase）。

然而，現有技術形成的頂端19的角度尺寸不精確，所述頂端19的形貌難以控制，導致所形成的閃存存儲單元的擦除性能不良，芯片或集成電路的穩定性不佳。

發明內容

本發明解決的問題是提供一種閃存存儲單元的形成方法，使浮柵層與字線層相鄰一側的側壁與浮柵層的頂部表面構成頂端尺寸精確均一，提高閃存存儲單元的擦除性能。

為解決上述問題，本發明提供一種閃存存儲單元的形成方法，包括：

提供若干批次的半導體結構，所述半導體結構包括：襯底、位于所述襯底表面的隧穿氧化層、位于隧穿氧化層表面的浮柵層、位于浮柵層表面的犧牲層、以及位于所述犧牲層表面的掩膜層，所述掩膜層暴露出部分犧牲層表面；

以所述掩膜層為掩膜，采用各向異性的干法刻蝕工藝依次刻蝕各批次的犧牲層和部分浮柵層，在各批次的犧牲層和浮柵層內形成第一開口，其中，每一待刻蝕批次的刻蝕時間的確定方法包括：測試待刻蝕批次前一批次的犧牲層厚度，測試待刻蝕批次前一批次的浮柵層刻蝕厚度，測試待刻蝕批次的犧牲層厚度，通過待刻蝕批次前一批次的犧牲層厚度、待刻蝕批次前一批次的浮柵層刻蝕厚度、以及待刻蝕批次的犧牲層厚度獲得待刻蝕批次的刻蝕時間；

在所述各向異性的干法刻蝕工藝之后，采用各向同性的刻蝕工藝刻蝕第一開口的側壁和底部表面，使第一開口側壁的犧牲層和浮柵層表面相對于第一開口底部的浮柵層表面傾斜，且第一開口頂部的尺寸大于第一開口底部的尺寸。

可選的，所述每一待刻蝕批次的刻蝕時間的確定方法包括：測試待刻蝕批次的前一批次的犧牲層厚度，獲得犧牲層第一厚度T_Sn；測試待刻蝕批次的前一批次的浮柵層刻蝕厚度，獲得浮柵層第一刻蝕厚度T_Pn；測試待刻蝕批次的犧牲層厚度，獲得犧牲層第二厚度T_Sn+1；采用犧牲層第一厚度T_Sn、浮柵層第一厚度T_Pn和犧牲層第二厚度T_Sn+1，獲取待刻蝕批次的刻蝕時間t_n+1=t_n*[1+(T_Sn+1-T_Sn+γ*△T_P)/(T_Sn+γT_Pn)]，其中，t_n為待刻蝕批次的前一批次的犧牲層和浮柵層的實際刻蝕時間，γ為犧牲層的刻蝕速率與浮柵層的刻蝕速率選擇比，△T_P為待刻蝕批次的浮柵層預設刻蝕厚度T_P與浮柵層第一厚度T_Pn的差，即△T_P=T_P-T_Pn。