[發明專利]一種遲滯可控的同步比較器

有效

• 申請號: 201310314235.3
• 申請日: 2013-07-24
• 公開（公告）號: CN103441749A
• 公開（公告）日: 2013-12-11
• 發明（設計）人: 袁玉湘;盧慧慧;姜學平;于坤山
• 申請（專利權）人: 國家電網公司;國網智能電網研究院;國網河南省電力公司
• 主分類號: H03K5/22
• 分類號: H03K5/22
• 代理公司: 北京安博達知識產權代理有限公司 11271
• 代理人: 徐國文

技術領域

本發明屬于模擬集成電路領域，具體涉及一種遲滯可控的同步比較器。

背景技術

傳統的同步比較器在控制系統中有著廣泛的應用，其主要應用在控制系統，進行數據控制。傳統的帶有輸出鎖存的同步比較器如圖1所示，包括同步比較器模塊和鎖存模塊。

圖1所示的同步比較器是在基本的同步比較器電路中加上了鎖存功能。然而，這種同步比較器不包含遲滯，在控制系統中如果待比較信號幅度接近，在噪聲的影響下，比較器的輸出將會高速反轉，從而使得整個系統處于不穩定的狀態。傳統的方法如加入數字濾波器等手段，系統復雜度和功耗都會很高。

發明內容

針對現有技術的不足，本發明提出一種遲滯可控的同步比較器，通過引入一組反饋回路，使得遲滯數字可控，避免了輸出過于敏感，有效的解決了傳統的同步比較器的穩定性問題。

本發明提供的一種遲滯可控的同步比較器，包括同步比較器模塊和鎖存單元；所述同步比較器模塊中，第一晶體管M₁的柵極接偏置電壓Φ，源極接地；第二晶體管M₂的柵極接輸入端Cp，源極接所述第一晶體管M₁的漏極；第三晶體管M₃的柵極接輸入端Cn，源極接所述第一晶體管M₁的漏極；第四晶體管M₄的源極和所述第二晶體管M₂的漏極相連；第五晶體管M₅的源極與所述第三晶體管M₃的漏極相連；第六晶體管M₆的柵極接接偏置電壓Φ，其源極接工作電壓VDD，其漏極與所述第四晶體管M4的漏極相連；第七晶體管M₇的柵極接接偏置電壓Φ，其源極接工作電壓VDD，其漏極與所述第五晶體管M₅的漏極相連；第八晶體管M₈的柵極與所述第五晶體管M₅的漏極相連，其源極接工作電壓VDD，其漏極與所述第四晶體管M₄的漏極和所述第六晶體管M₆的漏極相連；第九晶體管M₉的柵極與所述第四晶體管M₄的漏極相連，其源極接工作電壓VDD，其漏極與所述第五晶體管M₅的漏極和所述第七晶體管M₇的漏極相連；

所述鎖存單元中，與非門G₁的第一輸入口與所述第八晶體管M₈的柵極相連，其第二輸入口與輸出端子Op相連；與非門G₂的第一輸入口與所述第九晶體管M₉的柵極相連，其第二輸入口與輸出端子On相連；

其改進之處在于，所述同步比較器包括至少兩路的反饋模塊，其對稱設置在所述同步比較器模塊兩邊，并根據控制要求，增設所述反饋模塊的數量，實現遲滯可調的同步比較器。

其中，所述反饋模塊包括第十晶體管M₁₁、第十一晶體管M₃₁、第十二晶體管M₄₁和與門A₁；

所述第十晶體管M₁₁的源極與所述第二晶體管M₂的源極相連；

所述第十一晶體管M₃₁的柵極與所述第二晶體管M₂的柵極相連，其源極與所述第十晶體管M₁₁的漏極相連，其漏極與所述第四晶體管M₄的源極相連；

所述第十二晶體管M₄₁的柵極接接偏置電壓Φ，其源極接工作電壓VDD，其漏極與所述第十一晶體管M₃₁的漏極相連；

所述與門A₁的第一輸入口與控制信號Hc1相連，其第二輸入口與所述輸出端子Op相連，其輸出口與所述第十晶體管M₁₁的柵極相連。

其中，所述第一晶體管M₁、第二晶體管M₂、第三晶體管M₃、第四晶體管M₄、第五晶體管M₅、第十晶體管M₁₁和第十一晶體管M₃₁均為NMOS晶體管。