[發明專利]一種高電源抑制、低工藝偏差帶隙基準電壓源

有效

• 申請號: 201310313883.7
• 申請日: 2013-07-24
• 公開（公告）號: CN103345290A
• 公開（公告）日: 2013-10-09
• 發明（設計）人: 孫偉鋒;張太之;陸炎;宋慧濱;錢欽松;祝靖;陸生禮;時龍興
• 申請（專利權）人: 東南大學
• 主分類號: G05F1/56
• 分類號: G05F1/56
• 代理公司: 江蘇永衡昭輝律師事務所 32250
• 代理人: 王斌

技術領域

本發明涉及一種高電源抑制（PSR）、低工藝偏差帶隙基準電壓源，是一種高PSR、高精度、低溫漂的帶隙基準電壓源。屬于集成電路領域。

背景技術

電壓基準是模擬和數模混合電路中重要組成部分，包括數模轉換器、開關電源、線性電壓調節器等電路中都離不開電壓基準。同時，隨著集成電路的不斷發展，對電壓基準要求越來越高，它的性能會影響到整個系統的性能。因此，設計一個性能良好的基準電壓是非常有必要的。帶隙基準源由于其良好的溫度性能，穩定的電壓輸出，較低的功耗，是目前應用最廣泛的電壓基準源。

目前電源管理市場迅速發展，對開關電源芯片需求急劇上升，而且由于開關電源內部通常都有非常大的電源噪聲，傳統帶隙基準電路如圖1所示，電源和輸出基準電壓隔離不夠，輸出基準電壓易受電源紋波及工藝角變化影響，而且，傳統帶隙基準由于不能消除工藝造成的輸出電壓變化，導致帶隙基準初始電壓輸出精度不夠，經常需要在封裝前對電阻進行修調，成本大大增加。

發明內容

本發明的目的在于克服現有技術之不足，提供一種高電源抑制、低工藝偏差帶隙基準電壓源，該基準電壓源具有高電源抑制、高精度的優點。

為實現上述目的，本發明在傳統帶隙基準的基礎上，增加了預調節電路、自適應工藝調節電路，提高了帶隙基準電路PSR，減小了工藝角對輸出電壓的影響。

其技術方案如下：一種高電源抑制、低工藝偏差帶隙基準電壓源，其特征在于：包括帶隙基準核心電路、預調節電路、自適應工藝調節電路、第一、第二偏置電路和啟動電路；啟動電路在電源電壓上電時分別給第一偏置電路、第二偏置電路和帶隙基準核心電路提供啟動信號，使它們脫離簡并態；第一偏置電路和第二偏置電路的輸出分別連接自適應工藝調節電路和預調節電路，為它們提供偏置電壓；預調節電路從帶隙基準核心電路得到預調節信號，為第一偏置電路，自適應工藝調節電路和帶隙基準核心電路提供預調節電壓；自適應工藝調節電路從帶隙基準核心電路得到工藝信息再返回工藝調節信息給帶隙基準核心電路；帶隙基準核心電路接受預調節信號和工藝調節信息，最后輸出帶隙基準電壓Vref；其中：

帶隙基準核心電路包括三極管Q1、Q2，電阻R1、R2，三極管Q2的發射極與電阻R2的一端、電阻R1的一端連接，電阻R2的另一端接地，電阻R1的另一端連接三極管Q1的發射極，三極管Q2的基極與三極管Q1的基極互連；

自適應工藝調節電路包括PMOS管M3、M4、M5、M6，NMOS管M7、M8、M9、M10、M11、M12及M13，電阻R3及R4；電阻R3的一端分別連接NMOS管M12的柵極和帶隙基準核心電路中三極管Q1的集電極，電阻R4的一端分別連接NMOS管M11的柵極和帶隙基準核心電路中三極管Q2的集電極，電阻R3及電阻R4的另一端與PMOS管M3、M4的源極連接在一起，PMOS管M3與M4的柵極互連，PMOS管M3的漏極與PMOS管M5的源極及NMOS管M11的漏極連接，PMOS管M4的漏極與PMOS管M6的源極及NMOS管M12的漏極連接，PMOS管M5與M6的柵極互連，PMOS管M5的漏極與NMOS管M7的漏極以及NMOS管M9和NMOS管M10的柵極連接在一起，PMOS管M6的漏極與NMOS管M8的漏極以及帶隙基準核心電路中三極管Q1、Q2的基極連接，NMOS管M7、M8的柵極互連，NMOS管M11、M12的源極互連并與NMOS管M13的漏極連接，NMOS管M7、M8的源極分別連接NMOS管M9、M10的漏極，NMOS管M9、M10、M13的源極均接地；