[發明專利]設計半導體器件、制造器件的系統以及使用系統的方法

有效

• 申請號: 201310300865.5
• 申請日: 2013-07-17
• 公開（公告）號: CN103577625A
• 公開（公告）日: 2014-02-12
• 發明（設計）人: 彭永州;周文升;洪照俊
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 北京德恒律治知識產權代理有限公司 11409
• 代理人: 章社杲;孫征

技術領域

本發明涉及半導體技術領域，更具體地，涉及設計半導體器件、制造器件的系統以及使用系統的方法。

背景技術

在半導體制造期間，化學機械拋光（CMP）工藝用于平坦化半導體器件的表面。在一些例子中，CMP工藝造成平坦化表面的圖案密度中的梯度形成橫穿半導體器件的平坦化表面。圖案密度是半導體器件內單元占用的面積和半導體器件的總面積的比值。在一些例子中，CMP工藝導致半導體器件的凹陷，意思是半導體器件的一些單元去除比其他區域在圖案密度中形成梯度快。梯度是半導體器件外邊緣附近最明顯的。具有圖案密度梯度超過閥值的半導體器件工作不正常。為了確保必要數量的功能性單元形成在半導體器件中，半導體器件被設計成具有偽單元圍繞圖案密度梯度最明顯的外邊緣。這些偽單元增加了半導體器件的尺寸而不增加半導體器件的功能。

在另一種半導體器件設計工藝中，布局對電路圖（layout?versus?schematic，LVS）工具用于比較電路圖設計與布局設計。布局設計包括具有形成在其內、用于形成電路圖設計的部件的圖案的掩模。一旦LVS工具確定布局設計與電路圖設計精確對應，偽單元被插入布局設計內以補償圖案密度梯度。隨著偽單元的插入，設計規則檢查（DRC）工具確定修正的布局設計是否違背任何設計規則，例如，元件尺寸或者間距。如果LVS工具或者DRC工具檢測到錯誤，布局設計被修正并且檢查工藝從LVS工具重新開始。

發明內容

為了解決現有技術中所存在的問題，根據本發明的一個方面，提供了一種制造半導體器件的方法，包括：

將所述半導體器件的電路圖設計與所述半導體器件的布局設計比較以確定所述布局設計是否包括所述電路圖設計的所有部件；

基于所述布局設計生成布局樣式信息；

基于所述布局設計和所述電路圖設計生成陣列邊緣信息；

使用所述布局樣式信息和所述陣列邊緣信息執行智能偽插入以選擇性地修正所述布局設計；以及

使用所述布局樣式信息和所述陣列邊緣信息對所修正的布局設計執行設計規則檢查。

在可選實施例中，生成所述布局樣式信息包括確定所述布局設計是否包括分布式布局樣式。

在可選實施例中，生成所述陣列邊緣信息包括確定有源邊緣單元的位置以及所述布局設計是否包括一個或者多個偽單元。

在可選實施例中，執行所述設計規則檢查包括確定在所述半導體器件的有源邊緣單元處的圖案梯度密度是否超過閥值。

在可選實施例中，確定圖案梯度密度是否超過閥值包括確定在所述有源邊緣單元處的所述圖案梯度密度橫穿所述有源邊緣單元的表面是否超過大約10%。

在可選實施例中，所述方法進一步包括：如果在所述有源邊緣單元處的所述圖案梯度密度超過所述閥值，重復修正所述布局設計的步驟。

在可選實施例中，執行設計規則檢查包括檢查位于所述半導體器件的邊緣處的有源邊緣單元和所述半導體器件的外邊緣之間的距離，其中所述距離小于或者等于大約6μm。

在可選實施例中，所述方法進一步包括執行所述電路圖設計的電阻-電容提取。

根據本發明的另一個方面，還提供了一種用于制造半導體器件的系統，包括：

布局與電路圖（LVS）工具，配置成比較所述半導體器件的電路圖設計與所述半導體器件的布局設計；

配置成基于所述布局設計生成布局樣式信息的布局樣式工具，所述布局樣式工具配置成從所述LVS工具接收所述布局設計；

配置成基于所述布局設計和所述電路圖設計生成陣列邊緣信息的陣列邊緣檢測工具，所述陣列邊緣檢測工具配置成從所述LVS工具接收所述電路圖設計和所述布局設計；

智能偽單元插入工具，配置成使用從所述布局樣式工具接收的所述布局樣式信息和從所述陣列邊緣檢測工具接收的所述陣列邊緣信息選擇性地修正所述布局設計；以及

設計規則檢查（DRC）工具，配置成使用所述布局樣式信息和所述陣列邊緣信息對所修正的布局設計執行設計規則檢查。

在可選實施例中，所述布局樣式工具配置成確定所述布局設計是否包括分布式布局樣式。

在可選實施例中，所述陣列邊緣檢測工具配置成確定有源邊緣單元的位置以及所述布局設計是否包括一個或者多個偽單元。

在可選實施例中，所述DRC工具配置成確定在所述半導體器件的有源邊緣單元處的圖案梯度密度是否超過閥值。

在可選實施例中，所述閥值為大約10%。