[發明專利]設計半導體器件、制造器件的系統以及使用系統的方法

有效

• 申請號: 201310300865.5
• 申請日: 2013-07-17
• 公開（公告）號: CN103577625A
• 公開（公告）日: 2014-02-12
• 發明（設計）人: 彭永州;周文升;洪照俊
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 北京德恒律治知識產權代理有限公司 11409
• 代理人: 章社杲;孫征

1.一種制造半導體器件的方法，包括：

將所述半導體器件的電路圖設計與所述半導體器件的布局設計比較以確定所述布局設計是否包括所述電路圖設計的所有部件；

基于所述布局設計生成布局樣式信息；

基于所述布局設計和所述電路圖設計生成陣列邊緣信息；

使用所述布局樣式信息和所述陣列邊緣信息執行智能偽插入以選擇性地修正所述布局設計；以及

使用所述布局樣式信息和所述陣列邊緣信息對所修正的布局設計執行設計規則檢查。

2.如權利要求1所述的方法，其中生成所述布局樣式信息包括確定所述布局設計是否包括分布式布局樣式。

3.如權利要求1所述的方法，其中生成所述陣列邊緣信息包括確定有源邊緣單元的位置以及所述布局設計是否包括一個或者多個偽單元。

4.如權利要求1所述的方法，其中執行所述設計規則檢查包括確定在所述半導體器件的有源邊緣單元處的圖案梯度密度是否超過閥值。

5.一種用于制造半導體器件的系統，包括：

布局與電路圖（LVS）工具，配置成比較所述半導體器件的電路圖設計與所述半導體器件的布局設計；

配置成基于所述布局設計生成布局樣式信息的布局樣式工具，所述布局樣式工具配置成從所述LVS工具接收所述布局設計；

配置成基于所述布局設計和所述電路圖設計生成陣列邊緣信息的陣列邊緣檢測工具，所述陣列邊緣檢測工具配置成從所述LVS工具接收所述電路圖設計和所述布局設計；

智能偽單元插入工具，配置成使用從所述布局樣式工具接收的所述布局樣式信息和從所述陣列邊緣檢測工具接收的所述陣列邊緣信息選擇性地修正所述布局設計；以及

設計規則檢查（DRC）工具，配置成使用所述布局樣式信息和所述陣列邊緣信息對所修正的布局設計執行設計規則檢查。

6.如權利要求5所述的系統，其中所述布局樣式工具配置成確定所述布局設計是否包括分布式布局樣式。

7.一種半導體器件，包括：

設置在所述半導體器件的邊緣附近的邊緣有源單元，其中所述邊緣有源單元包括多個指狀件；

朝向所述半導體器件的中心部分的與所述邊緣有源單元鄰近的內部有源單元，其中，所述內部有源單元包括多個指狀件并且所述邊緣有源單元的所述多個指狀件的至少一個電連接至所述內部有源單元的所述多個指狀件的至少一個；以及

設置在所述半導體器件的所述中心部分附近的中間有源單元，其中所述中間有源單元包括多個指狀件并且所述中間有源單元的所述指狀件的每個相互電連接。

8.如權利要求7所述的半導體器件，進一步包括：

位于所述有源邊緣單元和所述半導體器件的外邊緣之間的緩沖區，所述緩沖區的寬度小于大約6μm。

9.如權利要求7所述的半導體器件，其中所述邊緣有源單元的所述多個指狀件的至少25%電連接至所述內部有源單元中所述多個指狀件的至少一個。

10.如權利要求7所述的半導體器件，其中橫穿所述邊緣有源單元的圖案密度梯度小于大約10%。