[發明專利]快閃存儲器及其形成方法

有效

• 申請號: 201310298080.9
• 申請日: 2013-07-16
• 公開（公告）號: CN104299944B
• 公開（公告）日: 2018-07-10
• 發明（設計）人: 孫光宇;宋化龍
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L27/11517
• 分類號: H01L27/11517
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 駱蘇華

一種快閃存儲器及其形成方法，其中所述快閃存儲器包括：基底；所述基底上由下至上依次設置的隧道介質層、浮置柵極、柵間介質層和控制柵極；所述隧道介質層包括凸起，所述浮置柵極覆蓋所述凸起的上表面和側壁。本發明提供的快閃存儲器具有很高的電容耦合率。

技術領域

本發明涉及半導體領域，特別涉及到一種快閃存儲器及其形成方法。

背景技術

快閃存儲器（Flash Cell）由于具有存入的數據在斷電后不會消失、存取速度快，以及可進行多次數據的存入、讀取、擦除等優點，使其成為計算機和電子設備廣泛應用的一種內存元件，并已成為目前最主要的非揮發性存儲產品。

快閃存儲器一般具有堆棧式柵極結構，包括隧道介質層、用于存儲電荷的浮置柵極（Floating Gate）、柵間介質層和用于控制數據存取的控制柵極（Control Gate）。現有技術中，快閃存儲器的形成方法包括：

參考圖1，提供基底1，在所述基底1上由下至上依次形成介質材料層2和浮置柵極材料層3；

參考圖2，在所述浮置柵極材料層3上形成圖形化的掩膜層4，所述圖形化的掩膜層4定義浮置柵極的位置；

參考圖3，以所述圖形化的掩膜層4為掩膜，刻蝕所述浮置柵極材料層3和所述介質材料層2，刻蝕至所述介質材料層2的下表面，分別形成浮置柵極3’和隧道介質層2’（Channel Oxide），并去除所述圖形化的掩膜層4；

參考圖4，在所述浮置柵極3’和所述基底1上形成柵間介質層5，并在所述柵間介質層5上形成控制柵極6。

形成所述柵間介質層5和所述控制柵極6后，在所述基底1上形成源極和漏極（未示出）。

編程操作時，在漏極上加第一電壓，并在所述控制柵極6上施加大于所述第一電壓的電壓，所述控制柵極6上的電壓耦合至所述浮置柵極3’，使漏極中的電子在所述控制柵極6上的電壓的驅動下，穿過所述隧道介質層2’進入所述浮置柵極3’中；擦除操作時，在源極上施加第二電壓，所述第二電壓大于所述控制柵極6上的電壓，所述浮置柵極3’中的電子在所述第二電壓的驅動下，穿過所述隧道介質層2’進入源極中。

上述控制柵極6上的電壓耦合至所述浮置柵極3’的參數稱之為電容耦合率C_p，其中電容耦合率C_p=C_cf/(C_cf+C_fs)，其中C_cf為控制柵極6與浮置柵極3’之間的電容，C_fs為浮置柵極3’與基底1之間的電容。C_fs不變時，控制柵極6和浮置柵極3’之間的正對面積越大，C_cf就越大，進而使電容耦合率C_p越大。電容耦合率C_p越大，控制柵極6上的電壓耦合至所述浮置柵極3’的能力就越強，編程操作時，需施加在控制柵極6上的電壓將降低，進而使快閃存儲器的編程操作速度和效率大大提升。同理，在擦除操作時，需施加在源極上的第二電壓也將降低，可以避免過度擦除（過度擦除指：除了先前進入浮置柵極3’的電子被吸出外，還將原本屬于浮置柵極3’的電子也吸出，在浮置柵極3’中形成孔洞）的問題，還可以提高擦除操作的速度和效率。

然而，隨著集成電路的集成度不斷提高、器件尺寸的不斷縮小，所述浮置柵極3’的尺寸已經降至次微米以下，使控制柵極6和浮置柵極3’之間的正對面積減小，進而導致電容耦合率太小，嚴重影響了所述快閃存儲器的性能。

發明內容

本發明解決的問題是現有技術中，快閃存儲器的電容耦合率太小。

為解決上述問題，本發明提供一種快閃存儲器的形成方法，包括：提供基底；在所述基底上形成隧道介質層，所述隧道介質層包括凸起，所述凸起定義浮置柵極的位置；在所述隧道介質層上由下至上形成浮置柵極、柵間介質層和控制柵極，所述浮置柵極覆蓋所述凸起的上表面和側壁。