[發明專利]雙極性晶體管

在審

• 申請號: 201310286503.5
• 申請日: 2011-07-15
• 公開（公告）號: CN103545357A
• 公開（公告）日: 2014-01-29
• 發明（設計）人: 郭俊聰;劉世昌;蔡嘉雄
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L29/73
• 分類號: H01L29/73;H01L29/732;H01L29/737;H01L29/08
• 代理公司: 隆天國際知識產權代理有限公司 72003
• 代理人: 郝新慧;張浴月

本申請是申請日為2011年7月15日、申請號為201110210238.3、發明名稱為“雙極性晶體管及其制造方法”的中國專利申請的分案申請。

技術領域

本發明涉及雙極性晶體管，尤其涉及一種具有間隙物的雙極性晶體管。

背景技術

雙極性晶體管(BJT)為三接腳(terminal)裝置。三接腳包括：基極接腳(base?terminal)、集電極接腳(collector?terminal)、及發射極接腳(emitter?terminal)。借由p-n結彼此背對背靠近放置而形成雙極性晶體管，其中一區為兩結所共有。第一結介于基極及發射極間，第二結介于發射極及集電極間。根據用以形成雙極性晶體管的半導體材料的特性，而形成p-n-p或n-p-n晶體管。雙極性晶體管的接腳分別與其基極、集電極、及發射極接觸。在雙極性晶體管中，由基極及集電極間的電壓控制通過發射極及集電極的電流。目前已利用各種技術以提升晶體管裝置的性能。例如，制造異質結雙極性晶體管(hetereojunction?bipolar?transistor,HBT)。異質結雙極性晶體管是雙極性晶體管的發射極-基極結以類似性質的兩種不同半導體材料所形成。由于異質結雙極性晶體管以兩種不同半導體材料所形成，其在發射極、基極、集電極中可有不同的能帶(energy?band?gap)及其他材料性質。因此，可提升晶體管裝置的性能，例如較高的截止頻率(cut-off?frequency)值。然而，雖然現有的方式已大致達成其欲達目的，但并未在各方面均令人滿意。

發明內容

為了解決現有技術的問題，本發明提供一種方法，包括：提供具有一集電極區的一半導體基板；在該半導體基板上形成一第一半導體層；在該第一半導體層上形成一第一介電層；在該第一介電層上形成一第二半導體層；在該第二半導體層上形成一第二介電層；在該第二介電層、該第二半導體層、及該第一介電層中形成一溝槽，而暴露出該第一半導體層的一部分；在該溝槽中形成虛設間隙物；而后，移除該第一半導體層暴露出的該部分，延伸該溝槽，而暴露出該半導體基材具有該集電極區的一部分；而后，移除該虛設間隙物及該第二介電層；以及而后，在該溝槽中形成一基極結構、間隙物、及一發射極結構。

本發明另外提供一種方法，包括：提供具有一集電極區的一半導體基板；在該半導體基板上形成一半導體層；在該半導體層上形成一材料層；在該半導體層及該材料層中形成一溝槽，其中該溝槽的側壁由該半導體層及該材料層定義，該溝槽的一底部由該半導體基板具有該集電極區的一部分定義；在該溝槽中形成一基極結構，其中該基極結構具有側壁部分設置在該溝槽的該側壁上，及一底部設置在該半導體基板具有該集電極區的該部分；在該溝槽中形成間隙物，該間隙物設置在該基極結構的側壁部分上，其中形成該間隙物包括：利用一第一沉積工藝在該基極結構上形成一第一氧化層；在該第一氧化層上形成一氮化物層；利用該第一沉積工藝在該氮化物層上形成一第二氧化物層；利用一第二沉積工藝在該第二氧化物層上形成一第三氧化物層，該第二沉積工藝與該第一沉積工藝不同，在該第三及第二氧化物層進行一第一蝕刻，在該氮化物層進行一第二蝕刻，以及在該第一氧化物層進行一第三蝕刻；以及在該溝槽中形成一發射極結構，該發射極結構設置在鄰近該間隙物以及在該基極結構的該底部上。

本發明另外提供一種雙極性晶體管，包括：一半導體基板，具有一集電極區；一材料層，包括在該半導體基板上設置一半導體層，以及在該半導體層上設置一介電層，其中該材料層具有以溝槽，而暴露出該集電極區的一部分；以及一基極結構、間隙物、及一發射極結構，設置在該材料層的該溝槽中，其中：該基極結構具有側壁部分設置在該溝槽的側壁上，以及一底部設置在該集電極區該暴露部分上；該間隙物設置在鄰近該基極結構的該側壁部分，各間隙物具有一頂寬及一底寬，該頂寬大體與該底寬相等，以及該發射極結構設置在鄰近該間隙物以及在該基極結構的該底部上。

本發明的集成電路(雙極性晶體管)裝置及雙極性晶體管提供裝置性能的提升。

為讓本發明的上述和其他目的、特征、和優點能更明顯易懂，下文特舉出優選實施例，并配合所附附圖，作詳細說明如下：

附圖說明

圖1為根據本發明各實施例的集成電路制造方法的流程圖。

圖2-圖11為根據圖1的集成電路裝置的各制造階段的剖面圖。

圖12為根據本發明各方面的集成電路的另一制造方法的流程圖。

圖13-圖20為根據圖12的集成電路裝置的各制造階段的剖面圖。