[發明專利]檢測通孔蝕刻不足和通孔缺失缺陷的方法

有效

• 申請號: 201310286389.6
• 申請日: 2013-07-09
• 公開（公告）號: CN103367192A
• 公開（公告）日: 2013-10-23
• 發明（設計）人: 范榮偉;龍吟;倪棋梁;陳宏璘
• 申請（專利權）人: 上海華力微電子有限公司
• 主分類號: H01L21/66
• 分類號: H01L21/66;H01L21/768
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 陸花

技術領域

本發明涉及半導體制造領域，更具體地說，本發明涉及一種檢測通孔蝕刻不足和通孔缺失缺陷的方法。

背景技術

隨著集成電路工藝的發展以及關鍵尺寸按比例縮小，半導體器件后段制程中銅連接通孔的蝕刻不足（如圖1所示）和通孔缺失缺陷(如圖2所示)越來越成為集成電路發展的瓶頸之一。比如先蝕刻硬掩膜（Hard?Mask?Etch）再蝕刻通孔（All?in?One?Etch）的蝕刻工藝制程，蝕刻不足缺陷往往受到硬掩膜蝕刻后清洗工藝與通孔蝕刻本身以及通孔蝕刻的光刻工藝的共同影響，其中某些工藝窗口不夠優化時，缺陷就會出現，成為制約良率提升的一大殺手。

對后段通孔蝕刻不足缺陷檢測是目前業界公認的難題之一，目前業界應用的檢測方法通常有兩種：一是在蝕刻后的清洗工藝之后應用電子束缺陷掃描儀進行檢查，但由于存在法拉第杯地影響，檢測的抓取率通常會很低而且精度不高；二是在銅填充平坦化后再做檢測，但由于大部分通孔被銅線連接起來，導致能夠檢測到的通孔不足缺陷只有3/7，而且受到前層PMOS/NMOS的影響，NMOS上的通孔不足缺陷信號會更弱。這兩種方法均存在很大不足，很難為在線工藝窗口優化提供有效參考。

發明內容

本發明所要解決的技術問題是針對現有技術中存在上述缺陷，提供一種檢測通孔蝕刻不足和通孔缺失缺陷的方法。

根據本發明的第一方面，提供了一種檢測通孔蝕刻不足和通孔缺失缺陷的方法，其包括：

在硅襯底上實現N阱中布置PMOS器件的結構；

在晶圓上參照正常工藝制程生長金屬硅化物，形成阻擋層，并沉積金屬間的第一介電層和第二介電層；

在硬掩膜蝕刻工藝中，在第二介電層上依次形成硬掩膜、硅氧化物和抗反射層，在抗反射層上布置硬掩膜蝕刻光罩，其中采用通孔蝕刻的光罩作為硬掩膜蝕刻光罩；

利用硬掩膜蝕刻光罩對抗反射層、硅氧化物、硬掩膜進行完全蝕刻，并且部分蝕刻第二介電層；

去除硬掩膜蝕刻光罩，并對抗反射層、硅氧化物、硬掩膜和第二介電層中填充與抗反射層相同的材料；

利用通孔蝕刻光罩執行蝕刻，直到部分地蝕刻第一介電層，其中通孔蝕刻光罩的關鍵尺寸小于硬掩膜蝕刻光罩的關鍵尺寸，隨后去除通孔蝕刻光罩；

去除抗反射層以及所填充的與抗反射層相同的材料；

執行蝕刻，直到蝕刻透阻擋層；

進行填銅與銅的平坦化。

優選地，通過無光阻離子注入將晶圓表面注入N型阱區離子與P型源漏離子，在硅襯底上實現N阱中布置PMOS器件的結構。

優選地，通孔蝕刻光罩的關鍵尺寸不大于硬掩膜蝕刻光罩的關鍵尺寸的二分之一。

優選地，通孔蝕刻光罩的關鍵尺寸不大于硬掩膜蝕刻光罩的關鍵尺寸的三分之一。

優選地，所述方法用于檢測55nm后段銅連接層的通孔蝕刻不足和通孔缺失缺陷。

根據本發明的第二方面，提供了一種采用根據本發明的第一方面所述的檢測通孔蝕刻不足和通孔缺失缺陷的方法的半導體制造方法。

本發明針對先蝕刻硬掩膜再蝕刻通孔的蝕刻工藝制程，在基底均為PMOS結構的晶圓上，生長金屬硅化物與介電層，在硬掩膜蝕刻與通孔蝕刻時應用相同光罩，對相應步驟調整光學修正，并在填銅平坦化后應用電子束缺陷掃描儀進行檢測。

在此短流程工藝下進行的缺陷檢測，既避免了在刻蝕后檢測中法拉第杯的影響，同時克服了在銅平坦化后檢測通孔數量的限制，最終提高了缺陷檢測的抓取率。這為制程窗口優化提供數據參考，為半導體在線制造與良率提升提供保障。

附圖說明

結合附圖，并通過參考下面的詳細描述，將會更容易地對本發明有更完整的理解并且更容易地理解其伴隨的優點和特征，其中：

圖1示意性地示出了通孔蝕刻不足缺陷。

圖2示意性地示出了通孔缺失缺陷。

圖3至圖9示意性地示出了根據本發明實施例所述的檢測通孔蝕刻不足和通孔缺失缺陷的方法的各個步驟。

需要說明的是，附圖用于說明本發明，而非限制本發明。注意，表示結構的附圖可能并非按比例繪制。并且，附圖中，相同或者類似的元件標有相同或者類似的標號。

具體實施方式

為了使本發明的內容更加清楚和易懂，下面結合具體實施例和附圖對本發明的內容進行詳細描述。