[發(fā)明專利]用于測試設(shè)定/保持時(shí)間的設(shè)備和方法

有效

• 申請?zhí)枺?/td>: 201310280870.4
• 申請日: 2009-04-16
• 公開（公告）號: CN103440882A
• 公開（公告）日: 2013-12-11
• 發(fā)明（設(shè)計(jì)）人: 李政勛
• 申請（專利權(quán)）人: 海力士半導(dǎo)體有限公司
• 主分類號: G11C29/02
• 分類號: G11C29/02
• 代理公司: 北京集佳知識產(chǎn)權(quán)代理有限公司 11227
• 代理人: 康建峰;吳瓊

本申請為2009年4月16日提交的申請?zhí)枮?00910133980.1、發(fā)明名稱為“用于測試設(shè)定/保持時(shí)間的設(shè)備和方法”的發(fā)明專利申請的分案申請。

相關(guān)申請的交叉引用

本申請要求2008年9月24日向韓國知識產(chǎn)權(quán)局提交的韓國申請第10-2008-0093532號的優(yōu)先權(quán)，該韓國申請以其整體通過引用結(jié)合于此，如充分闡述了一樣。

技術(shù)領(lǐng)域

本發(fā)明涉及測試設(shè)備，并且更加具體地涉及用于測試設(shè)定/保持時(shí)間的設(shè)備和方法。

背景技術(shù)

半導(dǎo)體集成電路的尤其是半導(dǎo)體存儲裝置的寫入操作期間的一個(gè)重要參數(shù)是設(shè)定/保持時(shí)間。這里，只有當(dāng)設(shè)定/保持時(shí)間具有適當(dāng)容限時(shí)，要寫入的數(shù)據(jù)才可以根據(jù)數(shù)據(jù)選通信號“DQSB”變成居中。結(jié)果，數(shù)據(jù)可以準(zhǔn)確地寫入半導(dǎo)體集成電路的存儲區(qū)域內(nèi)。

圖1是半導(dǎo)體集成電路的傳統(tǒng)數(shù)據(jù)輸入設(shè)備的示意框圖。在圖1中，數(shù)據(jù)輸入設(shè)備1包括多個(gè)數(shù)據(jù)輸入單元DIP_DQ0至DIP_DQ7和芯片外驅(qū)動器(off-chip?driver)校準(zhǔn)單元10。全部所述多個(gè)數(shù)據(jù)輸入單元DIP_DQ0至DIP_DQ7的結(jié)構(gòu)都相同。

所述多個(gè)數(shù)據(jù)輸入單元DIP_DQ0至DIP_DQ7中的每一個(gè)都構(gòu)造成接收啟用信號“ENDINB”、數(shù)據(jù)信號“DATA<0:7>”以及數(shù)據(jù)選通信號“DQSB”作為輸入。這里，所述多個(gè)數(shù)據(jù)輸入單元DIP_DQ0至DIP_DQ7以一對一方式和數(shù)據(jù)引腳DQ0至DQ7(未示出)連接。

芯片外驅(qū)動器校準(zhǔn)單元10構(gòu)造成校準(zhǔn)芯片外驅(qū)動器(未示出)的輸出數(shù)據(jù)的電平。這里，芯片外驅(qū)動器校準(zhǔn)單元10接收在多個(gè)數(shù)據(jù)輸入單元DIP_DQ0至DIP_DQ7中之一內(nèi)預(yù)先獲得（亦即預(yù)先提取）的數(shù)據(jù)，并且接收數(shù)據(jù)時(shí)鐘信號“DCLK”作為輸入，以輸出芯片外驅(qū)動器校準(zhǔn)信號“PU_INCD”、“PU_DECD”、“PD_INCD”和“PD_DECD”。芯片外驅(qū)動器校準(zhǔn)信號“PU_INCD”、“PU_DECD”、“PD_INCD”和“PD_DECD”用于校準(zhǔn)芯片外驅(qū)動器(未示出)的輸出數(shù)據(jù)的電平。

圖2是圖1設(shè)備中使用的傳統(tǒng)數(shù)據(jù)輸入單元DIP_DQ6的示意框圖。在圖2中，數(shù)據(jù)輸入單元DIP_DQ6包括輸入緩沖器21、預(yù)先提取電路單元22以及寫入驅(qū)動器23。芯片外驅(qū)動器校準(zhǔn)單元10接收預(yù)先提取電路單元22的輸出數(shù)據(jù)作為輸入。

當(dāng)啟用信號“ENDINB”被啟用時(shí)，輸入緩沖器21緩沖并輸出數(shù)據(jù)信號“DATA<6>”。預(yù)先提取電路單元22將根據(jù)數(shù)據(jù)選通信號“DQSB”預(yù)先提取輸入緩沖器21的輸出數(shù)據(jù)，亦即預(yù)先提取4位，以使輸出數(shù)據(jù)居中，然后輸出該輸出數(shù)據(jù)。寫入驅(qū)動器23驅(qū)動預(yù)先提取電路單元22的輸出數(shù)據(jù)，將該輸出數(shù)據(jù)寫入半導(dǎo)體集成電路的存儲區(qū)域內(nèi)。

圖3是圖1設(shè)備中使用的傳統(tǒng)芯片外驅(qū)動器校準(zhǔn)單元的示意框圖。在圖3中，芯片外驅(qū)動器校準(zhǔn)單元10包括鎖存電路單元11和解碼器12。

鎖存電路單元11根據(jù)數(shù)據(jù)時(shí)鐘信號“DCLK”鎖存從預(yù)先提取電路單元22輸出的數(shù)據(jù)信號“ALGNR0B”、“ALGNF0B”、“ALGNR1B”和“ALGNF1B”，以輸出被鎖存的數(shù)據(jù)信號“DIN0B”、“DIN1B”、“DIN2B”和“DIN3B”。解碼器12將鎖存的數(shù)據(jù)信號“DIN0B”、“DIN1B”、“DIN2B”和“DIN3B”解碼，以輸出芯片外驅(qū)動器校準(zhǔn)信號“PU_INCD”、“PU_DECD”、“PD_INCD”和“PD_DECD”。

考慮到半導(dǎo)體集成電路的芯片內(nèi)的電路布置，通過考慮信號負(fù)載的建模操作來執(zhí)行用于將數(shù)據(jù)寫入操作中的設(shè)定/保持容限設(shè)置到適當(dāng)水平的模擬操作，亦即執(zhí)行設(shè)定/保持模擬。

然而，數(shù)據(jù)輸入設(shè)備1(在圖1中)是個(gè)問題。例如，數(shù)據(jù)輸入設(shè)備1(圖1中)的電路配置無法執(zhí)行判斷關(guān)于多個(gè)數(shù)據(jù)引腳所選取的設(shè)定/保持時(shí)間是否適用的測試。雖然半導(dǎo)體集成電路的數(shù)據(jù)引腳以一對一方式對應(yīng)于多個(gè)數(shù)據(jù)輸入單元DIP_DQ0至DIP_DQ7，但是所述多個(gè)數(shù)據(jù)輸入單元DIP_DQ0至DIP_DQ7由于在制造過程期間和操作環(huán)境上的差異而具有彼此不同的數(shù)據(jù)輸出特性。

此外，因?yàn)閿?shù)據(jù)輸入設(shè)備1(在圖1中)無法分開測試各個(gè)數(shù)據(jù)引腳，所以將無法滿足根據(jù)設(shè)定/保持模擬的設(shè)計(jì)電路中的設(shè)定/保持時(shí)間的容限中之一。因此，由于當(dāng)設(shè)定/保持時(shí)間的容限不足時(shí)要寫入存儲區(qū)域內(nèi)的數(shù)據(jù)沒有居中，所以需要修正操作，從而導(dǎo)致?lián)p失生產(chǎn)時(shí)間并增加生產(chǎn)成本。此外，當(dāng)執(zhí)行修正操作時(shí)，由于應(yīng)當(dāng)執(zhí)行其它數(shù)據(jù)校準(zhǔn)模擬和設(shè)定/保持模擬，所以額外模擬造成了額外時(shí)間與成本。

發(fā)明內(nèi)容