[發明專利]用于高精度ADC測試中低分辨率信號源的選取方法

有效

• 申請號: 201310278150.4
• 申請日: 2013-07-04
• 公開（公告）號: CN103529379A
• 公開（公告）日: 2014-01-22
• 發明（設計）人: 黃成;李佑輝
• 申請（專利權）人: 東南大學
• 主分類號: G01R31/3167
• 分類號: G01R31/3167
• 代理公司: 蘇州創元專利商標事務所有限公司 32103
• 代理人: 范晴

技術領域

本發明涉及一種用于高精度ADC測試中低分辨率信號源的選取方法。?

背景技術

隨著SoC技術的不斷發展，ADC應用已經深入到各個領域，例如醫療設備，衛星通信，無線通信，控制系統，以及音視頻等。當前已有的測試軟件和芯片測試工藝使得ADC的應用正朝著高速和高精度兩大方向發展。但缺乏測試高分辨率ADC性能參數的精確測試方法，以及無法提供超高分辨率的信號源給ADC應用帶來了極大的挑戰。在此背景下，如何實現對高速高精度ADC的快速、精確測試以確保其可靠應用變得十分重要。?

在混合信號測試領域，ADC芯片的主要測試內容應包括如圖1所示的：晶圓探針測試、信號連續性及泄漏測試、電氣特征測試、ADC靜態參數測試以及ADC動態參數測試。其中靜態參數包括增益誤差（Gain?error），偏移誤差（offset?error）、差分非線性（DNL）以及積分非線性（INL）。動態參數則主要包括信噪比（SNR）、信納比（SINAD）、有效位數（ENOB）、無雜散動態范圍（SFDR）以及總諧波失真（THD）等。已有的ADC測試標準方法，如直方圖方法、伺服方法以及二元搜索方法均給出了測試ADC的具體步驟。它們首先選取特定精度的信號源生成低頻、高精度的正弦信號或者高線性度的三角波或斜坡信號作為待測ADC的輸入激勵，然后通過控制信號以及時鐘同步原理控制待測ADC工作。利用FPGA或者其他存儲模塊對輸出數據進行同步采集，基于直方圖原理對輸出碼進行統計并計算各輸出碼的碼寬進而確定待測對象的轉移特性曲線和相應的非線性誤差。?

傳統靜態參數測試方法主要是基于直方圖原理，即利用信號源生成低頻斜波或者正弦信號，并作為待測ADC的輸入，采集待測ADC的輸出碼，且確保每個碼采樣30次左右，然后對輸出碼建立直方圖，分析每個碼值所對應的碼寬同理想碼寬之間的誤差。主要測試流程圖如圖2所示。相比之下，采用直方圖方法測試高精度ADC時需要注意兩個關鍵問題。首先，選擇的信號源的線性度應高于待測ADC的線性度3比特以上。其次，為了降低高斯白噪聲等因素對測試結果的影響以獲得有效直方圖統計，必須對相同的輸出碼進行重復統計。一般情況下，每個轉換碼需要平均采集30個采樣點。當測試高精度ADC，如24比特，采樣率為100ksps的ADC時，所需的信號源精度應為27比特以上，此時基于直方圖方法采集用于分析的采樣點數應為5.03億個左右。如此高的信號源精度將導致測試設備成本變得極其昂貴。此外采集如此多的數據所需時間將為1.4小時左右，這樣高的測試成本將使得攜帶ADC的電子產品應用變得無法接受。?

在此情況下，出現了基于低精度信號源測試高精度ADC的測試算法，通過對信號源的輸出或者待測ADC的輸出碼做特殊處理以實現對高精度ADC的可靠性測試。主要的高精度測試算法有信號源誤差識別與校準（SEIR）、動態元件匹配（DEM）以及分段縮放和擬合等基于低精度信號源測試高精度ADC的算法。其中SEIR及其改進方法主要是利用兩組低精度激勵擬合并計算信號源非線性表達式和傳輸函數，然后計算相關特性參數。該方法降低了所需信號源的精度，但它主要關注的是在保證結果精度的前提下盡可能降低所需DAC分辨率，并沒考慮大量增加采樣點數導致的過長采樣時間。此外，該方法僅適用于測試精度為16bit左右的ADC，因而無法滿足高精度ADC測試的要求。而DEM及其改進方法是在較大失配情況下，匹配關鍵電路以提供較好的平均線性性能的算法。它可以有效降低失配噪聲，并消除DAC由于靜態失配所帶來的諧波失真。但是它并不能降低個別采樣輸出電壓的誤差。另外，在短的時間窗口內，其平均誤差也不會降低，反而增加了測試所需的時間。同樣，分段縮放和擬合方法主要是通過DUT的將滿量程輸入等分為多段，縮放后作為輸入并基于最小平方估計等方法測試待測ADC的相關參數。該方法明顯降低了測試所需信號源的精度，但是卻沒有給出如何選擇特定分辨率的DAC作為信號源的問題。以上方法雖然考慮了測試高精度ADC時如何降低所需信號源精度，但是都沒有考慮時間成本甚至是犧牲時間成本來實現的。?