[發明專利]一種半導體器件淺溝槽隔離結構的制作方法

有效

• 申請號: 201310271030.1
• 申請日: 2013-07-01
• 公開（公告）號: CN104282612B
• 公開（公告）日: 2017-04-19
• 發明（設計）人: 趙猛
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L21/762
• 分類號: H01L21/762
• 代理公司: 上海光華專利事務所31219
• 代理人: 余明偉

技術領域

本發明涉及一種半導體器件的制作方法，特別是涉及一種半導體器件淺溝槽隔離結構的制作方法。

背景技術

隨著半導體工藝進入深亞微米時代，0.18微米以下的元件（例如CMOS集成電路的有源區）之間大多采用淺溝槽隔離結構（STI）進行橫向隔離來制作。

淺溝槽隔離結構作為一種器件隔離技術，其具體工藝主要包括：

如圖1～圖2所示，首先進行步驟一，提供襯底101，在其表面從下至上依次形成熱氧化層102及氮化硅層103；

如圖3所示，然后進行步驟二，先于所述氮化硅層103表面形成光刻膠，曝光顯影后在光刻膠層中形成開口，所述開口具有與界定出有源區的隔離結構對應的形狀，然后利用具有開口的光刻膠層作為掩模，刻蝕形成貫穿所述氮化硅層103和熱氧化層102直到所述襯底101內的隔離溝槽104；

如圖4所示，接著進行步驟三，去除所述光刻膠，并在所述隔離溝槽104內沉積氧化硅材料105，所述氧化硅材料105填充滿隔離溝槽104并覆蓋隔離溝槽104兩側的氮化硅層103；

如圖5所示，最后進行步驟四，通過CMP工藝去除多余的氧化硅材料105及氮化硅層103，形成淺溝槽隔離結構。

然而，隨著工藝特征尺寸的進一步縮小，STI的寬度也必須逐漸縮小，傳統的STI工藝由于各種原因，如掩膜開口大小，溝槽的刻蝕深度等原因，會對小尺寸STI的制造上帶來極大的麻煩。而不縮小STI的寬度，則會影響有源區的面積，最終影響器件的整體性能。

鑒于以上原因，提供一種能增大STI隔離結構有源區面積，以提高溝道驅動電流的淺溝槽隔離結構的制作方法實屬必要。

發明內容

鑒于以上所述現有技術的缺點，本發明的目的在于提供一種半導體器件淺溝槽隔離結構的制作方法，用于解決現有技術中STI隔離結構難以進一步縮小而影響器件性能的問題。

為實現上述目的及其他相關目的，本發明提供一種半導體器件淺溝槽隔離結構的制作方法，至少包括以下步驟：

1）提供一硅襯底，于所述硅襯底表面形成掩膜層，通過光刻工藝于所述硅襯底中形成淺溝槽；

2）于所述淺溝槽中形成SiO₂隔離層，其中，所述SiO₂隔離層包括填充于所述淺溝槽的SiO₂填充部以及超出所述硅襯底表面的SiO₂凸起部；

3）去除所述掩膜層，并將所述SiO₂凸起部腐蝕至第一寬度；

4）于所述SiO₂凸起部兩側的硅襯底表面形成第一厚度的半導體材料層。

作為本發明的半導體器件淺溝槽隔離結構的制作方法的一種優選方案，所述掩膜層為二氧化硅層及氮化硅層組成的疊層，其厚度為30nm～200nm。

進一步地，步驟3)中，先去除所述氮化硅層，然后通過腐蝕工藝去除所述二氧化硅層的同時將所述SiO2凸起部腐蝕至第一寬度。

作為本發明的半導體器件淺溝槽隔離結構的制作方法的一種優選方案，所述第一寬度為40nm～70nm。

作為本發明的半導體器件淺溝槽隔離結構的制作方法的一種優選方案，所述第一厚度為30nm～80nm。

作為本發明的半導體器件淺溝槽隔離結構的制作方法的一種優選方案，所述半導體材料層為Si層、SiGe層、In或As摻雜的Si層、或者In或As摻雜的SiGe層。

進一步地，所述半導體材料層的生長溫度為700℃～800℃。

作為本發明的半導體器件淺溝槽隔離結構的制作方法的一種優選方案，步驟4）后還包括以下步驟：

5-1）將所述第一厚度的半導體材料層腐蝕至第二厚度；

5-2）將所述SiO₂凸起部腐蝕至第二寬度；

5-3）于所述SiO₂凸起部兩側進行外延，形成第三厚度的半導體材料層。

作為本發明的半導體器件淺溝槽隔離結構的制作方法的一種優選方案，所述第二厚度為10nm～30nm，第三厚度為30nm～80nm。

作為本發明的半導體器件淺溝槽隔離結構的制作方法的一種優選方案，所述第二寬度為20nm～40nm。