[發(fā)明專利]高速同步顯示卡

有效

• 申請?zhí)枺?/td>: 201310268740.9
• 申請日: 2013-06-28
• 公開（公告）號: CN103309514A
• 公開（公告）日: 2013-09-18
• 發(fā)明（設(shè)計(jì)）人: 周國輝;尹啟天;盛琳陽;張明宇;肖鑫;李世明;趙松
• 申請（專利權(quán)）人: 周國輝
• 主分類號: G06F3/041
• 分類號: G06F3/041
• 代理公司: 哈爾濱市松花江專利商標(biāo)事務(wù)所 23109
• 代理人: 岳泉清

技術(shù)領(lǐng)域

本發(fā)明涉及一種顯示卡，特別涉及一種高速同步顯示卡。

背景技術(shù)

隨著計(jì)算機(jī)科技持續(xù)的發(fā)展與進(jìn)步，強(qiáng)大的處理功能使計(jì)算機(jī)要能夠顯示復(fù)雜的影像或圖形，特別是對于現(xiàn)如今的在線游戲和同步視頻的播放，不僅僅需要畫面逼真色彩絢麗，還要求高速同步顯示，但是目前的顯示卡的同步顯示速率很低，以至于影響了播放器的播放效果。

發(fā)明內(nèi)容

本發(fā)明的目的是為了解決目前的顯示卡的同步顯示速率很低的問題，本發(fā)明提供一種高速同步顯示卡。

本發(fā)明的高速同步顯示卡，它包括FIFO電路、SRAM電路、第一數(shù)模轉(zhuǎn)換器、第二數(shù)模轉(zhuǎn)換器和FPGA電路；

FPGA電路的FIFO信號輸出端與FIFO電路的信號輸入端，F(xiàn)IFO電路的數(shù)據(jù)輸出端與SRAM電路的數(shù)據(jù)輸入端連接，

FPGA電路的存儲數(shù)據(jù)輸入輸出端與SRAM電路的存儲數(shù)據(jù)輸入輸出端連接，F(xiàn)PGA電路的第一顯示信號輸出端與第一數(shù)模轉(zhuǎn)換器的顯示信號輸入端連接，F(xiàn)PGA電路的第二顯示信號輸出端與第二數(shù)模轉(zhuǎn)換器的顯示信號輸入端連接，

第一數(shù)模轉(zhuǎn)換器的模擬信號輸出端是高速同步顯示卡的第一顯示信號輸出端，

第二數(shù)模轉(zhuǎn)換器的模擬信號輸出端是高速同步顯示卡的第二顯示信號輸出端。

所述SRAM電路包括5個(gè)RAM電路。所述FPGA電路包括字或字節(jié)拼接模塊、數(shù)據(jù)緩存模塊、控制邏輯模塊、FIFO寫邏輯模塊、VGA接口邏輯模塊、1024個(gè)字的同步FIFO模塊、FIFO讀邏輯模塊、VGA數(shù)據(jù)輸入模塊和地址總線選擇器；

字或字節(jié)拼接模塊，用于將接收到的數(shù)據(jù)流按數(shù)據(jù)存儲格式重新組合獲得FIFO數(shù)據(jù)，并將所述FIFO數(shù)據(jù)發(fā)送給數(shù)據(jù)緩存模塊；

數(shù)據(jù)緩存模塊，用于對接收到的FIFO數(shù)據(jù)進(jìn)行暫存，還用于當(dāng)檢測到FIFO寫信號時(shí)，將所述FIFO數(shù)據(jù)發(fā)送給FIFO電路；

控制邏輯模塊，用于根據(jù)接收到的時(shí)鐘信號和門控信號設(shè)置數(shù)據(jù)存儲格式，并將所述數(shù)據(jù)存儲格式發(fā)送給字或字節(jié)拼接模塊，還用于當(dāng)檢測到字或字節(jié)拼接模塊獲得FIFO數(shù)據(jù)后，向FIFO寫邏輯模塊發(fā)出拼接完成信號；

FIFO寫邏輯模塊，用于當(dāng)接收到的拼接完成信號時(shí)，發(fā)出FIFO寫信號，并將數(shù)據(jù)緩存模塊中暫存的FIFO數(shù)據(jù)寫入FIFO電路；

VGA接口邏輯模塊，用于向FIFO讀邏輯模塊發(fā)送VGA控制信號，還用于控制地址總線選擇器是否工作，還用于向1024個(gè)字的同步FIFO模塊發(fā)送逐幀顯示信號，還用于同時(shí)向第一數(shù)模轉(zhuǎn)換器和第二數(shù)模轉(zhuǎn)換器發(fā)送行同步信號HS和場同步信號VS；

FIFO讀邏輯模塊，用于根據(jù)接收到的VGA控制信號向FIFO電路發(fā)送FIFO讀信號；

地址總線選擇器，用于根據(jù)SRAM電路2的RAM地址選擇信號，滾動選擇5個(gè)RAM中的4個(gè)RAM的數(shù)據(jù)組成圖像數(shù)據(jù)；

VGA數(shù)據(jù)輸入模塊，用于將地址總線選擇器組成的圖像數(shù)據(jù)形成VGA格式的數(shù)據(jù)；

1024個(gè)字的同步FIFO模塊，用于當(dāng)收到逐幀顯示信號時(shí)，將VGA數(shù)據(jù)輸入模塊的VGA格式的數(shù)據(jù)形成逐幀的圖像數(shù)據(jù)，并同時(shí)發(fā)送給第一數(shù)模轉(zhuǎn)換器和第二數(shù)模轉(zhuǎn)換器。

本發(fā)明的優(yōu)點(diǎn)在于，本發(fā)明能同時(shí)使兩個(gè)顯示器進(jìn)行顯示，并通過FPGA電路的設(shè)置VGA接口邏輯模塊和1024個(gè)字的同步FIFO模塊控制其他模塊的工作，使顯示卡的高速同步顯示，使本發(fā)明的顯示速率提高了10％。

附圖說明

圖1為高速同步顯示卡的原理示意圖。

圖2為高速同步顯示卡的FPGA電路的原理示意圖。

具體實(shí)施方式

具體實(shí)施方式一：結(jié)合圖1說明本實(shí)施方式，本實(shí)施方式所述的高速同步顯示卡，它包括FIFO電路1、SRAM電路2、第一數(shù)模轉(zhuǎn)換器4、第二數(shù)模轉(zhuǎn)換器5和FPGA電路3；

FPGA電路3的FIFO信號輸出端與FIFO電路1的信號輸入端，F(xiàn)IFO電路1的數(shù)據(jù)輸出端與SRAM電路2的數(shù)據(jù)輸入端連接，

FPGA電路3的存儲數(shù)據(jù)輸入輸出端與SRAM電路2的存儲數(shù)據(jù)輸入輸出端連接，F(xiàn)PGA電路3的第一顯示信號輸出端與第一數(shù)模轉(zhuǎn)換器4的顯示信號輸入端連接，F(xiàn)PGA電路3的第二顯示信號輸出端與第二數(shù)模轉(zhuǎn)換器5的顯示信號輸入端連接，

第一數(shù)模轉(zhuǎn)換器4的模擬信號輸出端是高速同步顯示卡的第一顯示信號輸出端，

第二數(shù)模轉(zhuǎn)換器5的模擬信號輸出端是高速同步顯示卡的第二顯示信號輸出端。