[發明專利]高速同步顯示卡

有效

• 申請號: 201310268740.9
• 申請日: 2013-06-28
• 公開（公告）號: CN103309514A
• 公開（公告）日: 2013-09-18
• 發明（設計）人: 周國輝;尹啟天;盛琳陽;張明宇;肖鑫;李世明;趙松
• 申請（專利權）人: 周國輝
• 主分類號: G06F3/041
• 分類號: G06F3/041
• 代理公司: 哈爾濱市松花江專利商標事務所 23109
• 代理人: 岳泉清

1.高速同步顯示卡，其特征在于，它包括FIFO電路(1)、SRAM電路(2)、第一數模轉換器(4)、第二數模轉換器(5)和FPGA電路(3)；

FPGA電路(3)的FIFO信號輸出端與FIFO電路(1)的信號輸入端，FIFO電路(1)的數據輸出端與SRAM電路(2)的數據輸入端連接，

FPGA電路(3)的存儲數據輸入輸出端與SRAM電路(2)的存儲數據輸入輸出端連接，FPGA電路(3)的第一顯示信號輸出端與第一數模轉換器(4)的顯示信號輸入端連接，FPGA電路(3)的第二顯示信號輸出端與第二數模轉換器(5)的顯示信號輸入端連接，

第一數模轉換器(4)的模擬信號輸出端是高速同步顯示卡的第一顯示信號輸出端，

第二數模轉換器(5)的模擬信號輸出端是高速同步顯示卡的第二顯示信號輸出端。

2.根據權利要求1所述的高速同步顯示卡，其特征在于，所述SRAM電路(2)包括5個RAM電路。

3.根據權利要求2所述的高速同步顯示卡，其特征在于，所述FPGA電路(3)包括字或字節拼接模塊、數據緩存模塊、控制邏輯模塊、FIFO寫邏輯模塊、VGA接口邏輯模塊、1024個字的同步FIFO模塊、FIFO讀邏輯模塊、VGA數據輸入模塊和地址總線選擇器；

字或字節拼接模塊，用于將接收到的數據流按數據存儲格式重新組合獲得FIFO數據，并將所述FIFO數據發送給數據緩存模塊；

數據緩存模塊，用于對接收到的FIFO數據進行暫存，還用于當檢測到FIFO寫信號時，將所述FIFO數據發送給FIFO電路(1)；

控制邏輯模塊，用于根據接收到的時鐘信號和門控信號設置數據存儲格式，并將所述數據存儲格式發送給字或字節拼接模塊，還用于當檢測到字或字節拼接模塊獲得FIFO數據后，向FIFO寫邏輯模塊發出拼接完成信號；

FIFO寫邏輯模塊，用于當接收到的拼接完成信號時，發出FIFO寫信號，并將數據緩存模塊中暫存的FIFO數據寫入FIFO電路(1)；

VGA接口邏輯模塊，用于向FIFO讀邏輯模塊發送VGA控制信號，還用于控制地址總線選擇器是否工作，還用于向1024個字的同步FIFO模塊發送逐幀顯示信號，還用于同時向第一數模轉換器(4)和第二數模轉換器(5)發送行同步信號HS和場同步信號VS；

FIFO讀邏輯模塊，用于根據接收到的VGA控制信號向FIFO電路(1)發送FIFO讀信號；

地址總線選擇器，用于根據SRAM電路(2)的RAM地址選擇信號，滾動選擇5個RAM中的4個RAM的數據組成圖像數據；

VGA數據輸入模塊，用于將地址總線選擇器組成的圖像數據形成VGA格式的數據；

1024個字的同步FIFO模塊，用于當收到逐幀顯示信號時，將VGA數據輸入模塊的VGA格式的數據形成逐幀的圖像數據，并同時發送給第一數模轉換器(4)和第二數模轉換器(5)。

4.根據權利要求1所述的高速同步顯示卡，其特征在于，所述第一數模轉換器(4)和第二數模轉換器(5)的均采用芯片ADV7123實現。

5.根據權利要求1所述的高速同步顯示卡，其特征在于，所述FIFO電路(1)采用芯片IDT72V2113實現。