[發明專利]一種功率半導體芯片柵極區

有效

• 申請號: 201310259611.3
• 申請日: 2013-06-26
• 公開（公告）號: CN103337515A
• 公開（公告）日: 2013-10-02
• 發明（設計）人: 劉國友;覃榮震;黃建偉;羅海輝
• 申請（專利權）人: 株洲南車時代電氣股份有限公司
• 主分類號: H01L29/423
• 分類號: H01L29/423
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 王寶筠

技術領域

本發明涉及半導體器件領域，尤其涉及一種功率半導體芯片柵極區。

背景技術

目前，現有技術中的功率半導體芯片如IGBT、MOSFET等的柵極區結構包括柵焊盤區和柵匯流條兩部分，其中，柵焊盤區和柵匯流條通過串聯的電阻實現電連接。該柵極區結構存在如下缺點：

首先，當柵焊盤區和柵匯流條之間串聯的電阻發生損壞時，柵焊盤區與匯流條不能連通，影響了芯片的正常工作，甚至導致芯片損壞。

其次，在很多電力電子器件的應用領域，常常將多個功率半導體芯片并聯在一起來實現目標功率等級。這多個功率半導體芯片具有相同的柵焊盤區，并且每個功率半導體芯片對應不同的柵匯流條。由于單個電阻阻值的誤差一般較大，對于不同芯片間的相同的柵焊盤區信號，在柵匯流條上的信號差異很大，容易導致芯片間的開關速度不均勻及不均流的技術問題。

發明內容

有鑒于此，本發明提供了一種功率半導體芯片柵極區，以解決上述技術問題。

為了解決上述技術問題，本發明提供了如下技術方案：

一種功率半導體芯片柵極區，包括位于芯片元胞區內的主柵極區、包圍所述主柵極區的第一柵極條，位于所述主柵極區和所述第一柵極條之間的柵電阻區，其中，所述柵電阻區內設置有至少兩個子電阻，每個所述子電阻的一端與所述主柵極區連接，所述子電阻的另一端與所述第一柵極條連接。

進一步地，還包括至少一條位于所述第一柵極條外圍的第二柵極條，所述第二柵極條包括第一端和第二端，所述第一端與所述第一柵極條連接，所述第二端在所述芯片元胞區內自由延伸。

進一步地，所述第二柵極條為2條以上，所述第二柵極條在所述柵電阻區內關于所述柵極區的中心呈中心對稱分布，或者，每相鄰兩個所述第二柵極條之間的夾角相等。

進一步地，所述柵極區還包括位于所述芯片元胞區最外圍且包圍所述芯片元胞區的邊緣柵極條，至少一條所述第二柵極條的第二端與所述邊緣柵極條相接。

進一步地，所述主柵極區的形狀為圓形、長方形或正多邊形。

進一步地，所述主柵極區的面積為0.5mm²～2mm²。

進一步地，所述第一柵極條的形狀與所述主柵極區的形狀相似。

進一步地，所述第一柵極條的寬度范圍在10～150μm之間。

進一步地，所述柵電阻區的區域寬度范圍在200～1000μm之間。

本發明的有益效果：

本發明的功率半導體芯片柵極區包括主柵極區、第一柵極條和柵電阻區，其中，柵電阻區位于主柵極區和第一柵極條之間，并且第一柵極條包圍主柵極區，這樣在柵電阻區內可以設置多個子電阻，這些子電阻的一端連接主柵極區，另一端連接第一柵極條。從而使得主柵極區和第一柵極條之間通過多個并聯的子電阻實現連接。當其中一個子電阻損壞時，主柵極區和第一柵極條之間仍被其它子電阻連通，所以避免了在主柵極區與柵極條之間串聯電阻的情形下因柵電阻損壞，而使柵極條不能獲得來自主柵極區的信號，從而導致整個芯片不能正常工作或者損壞的風險。

同時，對于一個芯片內的多個柵極條而言，它與主柵極區之間的連接電阻阻值都是相同的，與單個子電阻之間的誤差無關，因此，對芯片內部不同的柵極條，所接收到的來自主柵極區的信號是相同的，從而提高了芯片內部元胞的開關速度均勻性。

此外，當多個功率半導體芯片并聯在一起時，由于柵電極的多個柵極子電阻并聯，大大降低了每個單個芯片上的柵極條到主柵極區的連接電阻阻值對單個子電阻之間的誤差敏感性，因此，對于不同芯片間的相同的主柵極區信號，通過多個并聯子電阻的連接電阻阻值后，在柵極條上得到的信號也是基本相同的。因而，采用多個電阻并聯的結構可以極大地降低由于單個電阻的誤差所帶來的柵電阻的總電阻阻值巨大變化，保證了芯片間的開關速度的均勻性及芯片間的均流特性。

附圖說明

為了清楚地理解現有技術或本發明實施例的技術方案，下面將對現有技術或本發明實施例描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發明的一些實施例，對于本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據這些附圖獲得其他的附圖。

圖1至圖3是本發明實施例的柵極區的結構示意圖。

附圖標記：

10：芯片元胞區，01：主柵極區，02：第一柵極條，03：柵電阻區，04：柵極子電阻，05：第二柵極條，06：邊緣柵極條。

具體實施方式