[發明專利]越底反控時基電路端口布置新方法

無效

• 申請號: 201310254199.6
• 申請日: 2013-06-15
• 公開（公告）號: CN103338034A
• 公開（公告）日: 2013-10-02
• 發明（設計）人: 劉圣平
• 申請（專利權）人: 劉圣平
• 主分類號: H03K19/0175
• 分類號: H03K19/0175
• 代理公司: 暫無信息
• 代理人: 暫無信息

1.越底反控時基電路端口布置新方法，其特征在于：根據電路模塊(IC)各端口的控制功能和性能特點，對其相對位置進行以下科學合理地排列布置(安全布局)，上限設置端口(V_H或V_h)與電容放電端口或反相輸出端口(DIS或V_fo)、還與電源正極輸入端口(V₊)都不能相鄰排布，應隔開排布；正相輸出端口(V_zo)或優先控制端口(FK)與下限設置端口(V_L或V_l)、還與負極電源輸入端口(V_-)都不能相鄰排布，應隔開排布；電容放電端口或反相輸出端口(DIS或V_fo)與信號輸入端口(V_I或V_i)、還與優先控制端口(FK)、還與正極電源輸入端口(V₊)都不能相鄰排布，應隔開排布；其它端口可以相鄰排布；所述的排列布置方法，適用于所有需要防止相鄰端口短路失控的核心電路模塊(IC)，所述的核心電路模塊(IC)，可以是與越底反控時基電路(專利號為201020211450.2)和三限位時基電路(專利號為200810048942.1)功能等效的防失控電路，也可以是由各種通用/專用電路、或模擬和數字電路、或單片機電路構成的防失控電路。

2.根據權利要求1所述的越底反控時基電路端口布置新方法，其特征在于：實施例1是將核心電路模塊(IC)的下限設置端口(V_L或V_l)與信號輸入端口(V_I或V_i)與上限設置端口(V_H或V_h)與負極電源輸入端口(V_-)與底限設置端口(V_d)與電容放電端口或反相輸出端口(DIS或V_fo)與保顯/復位端口(BER)與正極電源輸入端口(V₊)再與下限設置端口(V_L或V_l)相鄰相對順序排列在雙列形、或單列形、或方形、或圓形的核心電路封裝模塊上，而且每個端口都可以排列在核心電路封裝模塊(IC)上1至8號引腳(接口/端口)的任意位置，按相鄰相對順序排列布局方法，可有8樣不同排位形式。

3.根據權利要求1所述的越底反控時基電路端口布置新方法，其特征在于：實施例2是將核心電路模塊(IC)的下限設置端口(V_L或V_l)與信號輸入端口(V_I或V_i)與上限設置端口(V_H或V_h)與負極電源輸入端口(V_-)與保顯/復位端口(BER)或者電容放電端口或反相輸出端口(DIS或V_fo)與電容放電端口或反相輸出端口(DIS或V_fo)或者保顯/復位端口(BER)與正相輸出端口(V_zo)與正極電源輸入端口(V₊)再與下限設置端口(V_L或V_l)相鄰相對順序排列在雙列形、或單列形、或方形、或圓形的核心電路封裝模塊上，而且每個端口都可以排列在核心電路封裝模塊(IC)上1至8號引腳(接口/端口)的任意位置，按相鄰相對順序排列布局方法，可有8樣不同排位形式。

4.根據權利要求1所述的越底反控時基電路端口布置新方法，其特征在于：實施例3是將核心電路模塊(IC)的正極電源輸入端口(V₊)與下限設置端口(V_L或V_l)與信號輸入端口(V_I或V_i)與負極電源輸入端口(V_-)與電容放電端口或反相輸出端口(DIS或V_fo)與保顯/復位端口(BER)與上限設置端口(V_H或V_h)與底限設置端口(V_d)再與正極電源輸入端口(V₊)相鄰相對順序排列在雙列形、或單列形、或方形、或圓形的核心電路封裝模塊上，而且每個端口都可以排列在核心電路封裝模塊(IC)上1至8號引腳(接口/端口)的任意位置，按相鄰相對順序排列布局方法，可有8樣不同排位形式。