[發明專利]越底反控時基電路端口布置新方法

無效

• 申請號: 201310254199.6
• 申請日: 2013-06-15
• 公開（公告）號: CN103338034A
• 公開（公告）日: 2013-10-02
• 發明（設計）人: 劉圣平
• 申請（專利權）人: 劉圣平
• 主分類號: H03K19/0175
• 分類號: H03K19/0175
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術領域

本發明涉及一種電路模塊(IC)端口的排列布置方法，特別涉及越底反控時基電路核心模塊(IC)端口布置新方法。本方法可以防止該電路核心模塊相鄰端口之間發生短路故障時引起的失控(執行電路不按邏輯要求控制負載稱為失控/失靈)。本發明雖然簡單，但防止相鄰端口短路失控的效果特好，具有重要的實用價值。

背景技術

此前，本人申請的專利名稱為越底反控時基電路(專利號為201020211450.2)和三限位時基電路(專利號為200810048942.1)，雖然可以防止輸入端對電源正極/負極短路引起的失控，也可以防止輸入/輸出端開路失控和電源開路失控，但不能防止其核心模塊(IC)相鄰端口之間發生短路故障引起的失控，未采取可靠有效的防護措施。

為便于本發明方便、準確陳述，先針對“越底反控時基電路”(專利號為201020211450.2)和三限位時基電路(專利號為200810048942.1)核心模塊(IC)各端口(接口/引腳)的符號和名稱，進行統一規范定義，詳見下表：

端口符號(代號)端口名稱/定義V_I或V_i信號輸入端口V_H或V_h上限設置端口V_L或V_l下限設置端口V_d底限設置端口FK優先控制端口BER保顯/復位端口V_zo正相輸出端口DIS或V_fo電容放電端口或反相輸出端口V_o控制輸出端口(包括正相或反相輸出端口)V₊(包括V₊₁或V₊₀)正極電源輸入端口(V₊包括V₊₁或V₊₀)V_-(電路地端GND)負極電源輸入端口(電路接地端GND)

表中某些端口若發生短路時會引起電路失控，嚴重時會損壞端口或內部電子器件。

發明內容

本發明主要解決越底反控時基電路(專利號為201020211450.2)和三限位時基電路(專利號為200810048942.1)核心模塊端口(接口)之間發生短路而引起失控的技術問題；提供一種在核心模塊端口(接口)之間發生短路故障時也不會失控的端口安全排列布置新方法，保證上述電路能全面防止各種短路和開路及懸空等故障引起的失控。