[發明專利]改善GP CMOS器件的電性參數均一性的方法有效

申請號：	201310253193.7	申請日：	2013-06-24
公開（公告）號：	CN103346125A	公開（公告）日：	2013-10-09
發明（設計）人：	范洋洋;孫昌;王艷生	申請（專利權）人：	上海華力微電子有限公司
主分類號：	H01L21/8238	分類號：	H01L21/8238
代理公司：	上海申新律師事務所 31272	代理人：	竺路玲
地址：	201210 上海市浦***	國省代碼：	上海;31
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摘要：
搜索關鍵詞：	改善 gp cmos 器件參數均一方法
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【說明書】：

技術領域

本發明涉及一種半導體器件制備工藝中提高器件性能的方法，尤其涉及一種改善GP?CMOS器件的電性參數均一性的方法。?

背景技術

近年來，隨著移動電話、便攜式電子產品被廣泛使用，人們對于其運算速度的要求也逐漸提高。?

隨著CMOS工藝的進步和發展，高性能器件(Generic?Plus?Complementary?Metal?Oxide?Semiconductor，簡稱：GP?CMOS)在電子產品中的應用也越來越廣泛。其中，最常見的是用于圖形芯片處理、顯卡、CPU、通訊用的快速交換機、服務器、超級計算機、氣象預報、導彈軌道模擬、科學實驗的虛擬模擬等，以上這些應用中都要求高運算速度、對浮點運算和圖形運算的要求特別高，同時也具有很高的反應速度要求，高耐壓性能和可靠性，低漏電和消耗功率。?

在GP制造工藝中需要引入應力記憶技術(Stress?Memorization?Technique，簡稱：SMT)工藝增強器件的性能。在55nm的GP工藝中的中，為了能夠存上一步氮化物存儲下的應力，一般是在氮化物沉積之后使用峰值退火工藝進行熱處理，以產生應力。?

但是，通過測試發現經過峰值退火工藝后的器件內離子會形成擴?散(Diffusion)效應，進而導致器件電性參數(WAT?Data)的不穩定。?

因此，如何能夠在不對現有GP?SMT工藝進行較大變動的情況下實現器件電性參數的均一性，是目前業界都在極力攻克的一個難關。?

中國專利(公開號：CN102437119A)公開了一種增強應力記憶技術效果的方法，包括：在形成淺溝槽隔離和阱注入之后，用非晶硅柵取代傳統的多晶硅柵，然后進行外延注入，形成側墻，進入源漏注入，淀積一層氮化硅層，使用準分子激光照射與尖峰退火，產生更大的應力記憶技術所需要的應力并留在柵內，去除氮化硅層。通過該專利的方法能夠增強器件柵極內的應力，但該專利并未提及關于提高應力記憶器件的電性參數的均一性的解決方案。?

中國專利(公開號：CN102709250A)公開了一種私用應力記憶技術的半導體器件制造方法，包括：形成應力層后并不全部去除，而是選擇性刻蝕需形成金屬硅化物區域上的應力層，以在所述需形成金屬硅化物區域上的柵極結構側壁形成側墻，直接利用側墻作為自對準金屬硅化物阻擋層，在暴露出的源/漏區和柵極結構上形成金屬硅化物層，從而簡化了工藝步驟：進一步的，形成金屬硅化物層之后去除側墻，采用應力臨近效應技術，使得CESL應力層更加臨近溝道，有利于提高器件的性能。該專利方法對傳統的應力記憶工藝和自對準金屬硅化物工藝進行整合，省略了部分的工藝步驟，節省了工藝時間，但也并未提及關于提升應力記憶工藝中的器件電性參數均一性的解決方案。?

可見，目前還尚未不存在一種既對現有GP?SMT工藝變動不大，?又能夠提高器件電性參數的均一性的有效方法。?

發明內容

鑒于上述問題，本發明提供一種改善應力記憶半導體器件的電性參數均一性的方法。?

本發明解決技術問題所采用的技術方案為：?

一種改善GP?CMOS器件的電性參數均一性的方法，應用于采用應力記憶技術的半導體器件制備工藝中，其中，所述方法包括：?

提供一表面設置有柵極結構的襯底，且該襯底中臨近所述柵極結構的兩側設置有漏區和源區；?

制備緩沖層覆蓋所述柵極結構的表面和所述襯底暴露的表面；?

制備應力層覆蓋所述緩沖層的表面；?

對所述應力層進行刻蝕，以部分保留覆蓋于所述柵極結構表面的應力層；?

采用峰值退火工藝對所述襯底和柵極進行熱處理；?

去除剩余的應力層；?

采用激光退火工藝對所述襯底和柵極進行熱處理，以阻止所述源區和漏區中的離子進一步擴散。?