[發明專利]集成電路封裝件及其工藝方法

無效

• 申請號: 201310253158.5
• 申請日: 2013-06-24
• 公開（公告）號: CN103346137A
• 公開（公告）日: 2013-10-09
• 發明（設計）人: 李華;程鵬飛;張迎華;陳佳;鄧建廷;程斌
• 申請（專利權）人: 曙光信息產業（北京）有限公司
• 主分類號: H01L23/488
• 分類號: H01L23/488;H01L21/60
• 代理公司: 北京德恒律治知識產權代理有限公司 11409
• 代理人: 章社杲;孫征

技術領域

本發明涉及集成電路封裝領域，具體來說，涉及一種集成電路封裝件及其工藝方法。

背景技術

當前，超大規模集成電路無論在垂直堆疊層數、硅晶圓片厚度、硅穿孔直徑、引腳間距，還是在器件功耗、性能指標等各方面都取得了質的飛躍，其對應的超大規模集成電路封裝結構也朝著微小型化、高密度化、低功耗和高可靠性等方向對封裝材料、封裝工藝提出了更多的要求。

如圖1所示，現代超大規模集成電路封裝件的結構包括襯底11，襯底11的頂面設置封裝蓋12，封裝蓋12與襯底11之間形成有空腔，該空腔內放置有集成電路，襯底11的底部設置球柵式引腳13和JTAG（Joint?Test?Action?Group，聯合測試行為組織）接口14以及JTAG接口14的相應物理管腳。

其中，JTAG接口以及JTAG接口的相應物理管腳與正常的功能管腳（即球柵式引腳）是共同分享襯底底面的有效物理空間的。但是由于超大規模集成電路封裝件在具體產品設計以及使用過程中，JTAG接口的實際應用率不是很高，從而這種結構的設置就導致了襯底底面的有效物理空間存在不必要的浪費。

然而，盡管當前JTAG接口存在著使用率不高的現狀，但是為了保持功能的完整性，大多數芯片廠商在出產芯片成品的過程中，還是會保留JTAG接口以及JTAG接口的相應物理管腳，而且，大多數芯片使用廠商在使用芯片構建系統的過程中，為了采用ISP(In-System?Programmable，系統內可編程)功能進行有限的系統調試與升級，也不得不要求芯片廠商在襯底上預留JTAG接口以及JTAG接口的相應物理管腳。從而就造成了在超大規模集成電路封裝中，低使用率的JTAG接口及其相應物理管腳占用襯底的有效物理空間，導致有效物理空間存在不必要的浪費的同時，又不得不保留JTAG接口及其相應物理管腳，來滿足集成電路封裝功能的完整性這一窘迫的現象。

針對于這一窘迫的現象，目前尚未提出有效的解決方案。

發明內容

針對相關技術中低使用率的JTAG接口及其相應物理管腳占用襯底的有效物理空間，導致有效物理空間存在不必要的浪費的同時，又不得不保留JTAG接口及其相應物理管腳，來滿足集成電路封裝功能的完整性的問題，本發明提出一種集成電路封裝件及其工藝方法，能夠避免襯底上用于安裝功能管腳的有效物理空間的不必要浪費，而且還能夠滿足集成電路封裝功能的完整性。

本發明的技術方案是這樣實現的：

根據本發明的一個方面，提供了一種集成電路封裝件。

該集成電路封裝件，包括集成電路芯片、以及用于安裝集成電路芯片的襯底，襯底的頂面設有封裝蓋，封裝蓋與襯底之間形成有空腔，集成電路芯片位于該空腔內，襯底的頂面邊緣處設有測試接口，該測試接口與集成電路芯片的內部電路電連接并位于空腔之外，襯底的底面設有封裝引腳。

可選地，襯底為PCB板。

可選地，封裝蓋為陶瓷封裝蓋。

可選地，測試接口包括以下至少之一：JTAG接口、ISP接口。

可選地，測試接口的引腳為表貼式焊盤。

可選地，表貼式焊盤的表面設有鍍金層。

根據本發明的另一方面，提供了一種集成電路封裝件的工藝方法。

該工藝方法，包括：

將集成電路芯片安裝于襯底上，并且，在襯底的頂面上安裝封裝蓋，使集成電路芯片位于封裝蓋與襯底之間形成的空腔內；

在襯底的頂面邊緣處布置測試接口，并將測試接口與集成電路芯片的內部電路電連接；

在襯底的底面安裝封裝引腳（可以在最后進行，也可以在之前的任何時間點進行，例如，在提供襯底時就安裝封裝引腳，也可以在安裝集成電路芯片時安裝封裝引腳，也可以在安裝封裝蓋時安裝封裝引腳等等，也可以是在上述任一步驟之前或之后安裝封裝引腳）。

可選地，襯底為PCB板。

可選地，封裝蓋為陶瓷封裝蓋。

可選地，測試接口包括以下至少之一：JTAG接口、ISP接口。

可選地，測試接口的引腳為表貼式焊盤。

可選地，通過鍍金工藝對表貼式焊盤的表面進行處理。

本發明通過將測試接口設置于襯底頂面邊緣處，從而有效的將封裝引腳與測試接口分開，使測試接口不會占用襯底上用于安裝封裝引腳的有效物理空間，避免了襯底的有效物理空間存在不必要的浪費現象，同時，由于并沒有去除測試接口，從而保持了集成電路封裝功能的完整性。