[發明專利]半導體整合裝置

有效

• 申請號: 201310240289.X
• 申請日: 2013-06-18
• 公開（公告）號: CN104241266B
• 公開（公告）日: 2020-12-01
• 發明（設計）人: 洪世芳;曹博昭
• 申請（專利權）人: 聯華電子股份有限公司
• 主分類號: H01L27/02
• 分類號: H01L27/02;H01L29/06
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 陳小雯

本發明公開一種半導體整合裝置，包含有一基底、多個主動鰭片、以及多個第一保護鰭片。該基底上至少定義有一主動區域，該多個主動鰭片設置于該主動區域內，而該多個第一保護鰭片環繞該主動區域，且該多個主動鰭片與該多個第一保護鰭片皆沿一第一方向延伸。

技術領域

本發明涉及一種半導體整合裝置，尤其是涉及一種包含鰭式場效晶體管(FinField effect transistor，以下簡稱為FinFET)元件與保護結構的半導體整合裝置。

背景技術

當元件發展至65納米技術世代后，使用傳統平面式的金屬氧化物半導體(metal-oxide-semiconductor，MOS)晶體管制作工藝難以持續微縮，因此，現有技術提出以立體或非平面(non-planar)多柵極晶體管元件如FinFET元件取代平面晶體管元件的解決途徑。

現有FinFET元件先利用蝕刻等方式圖案化一基板表面的硅層，以于基板中形成一鰭片狀的硅薄膜（圖未示），并于硅薄膜上形成包覆部分硅薄膜的絕緣層，隨后形成包覆部分絕緣層與部分硅薄膜的柵極，最后再通過離子注入制作工藝與回火制作工藝等步驟于未被柵極包覆的鰭片狀的硅薄膜中形成源極/漏極。由于FinFET元件的制作工藝能與傳統的邏輯元件制作工藝整合，因此具有相當的制作工藝相容性。此外，當FinFET元件設置于硅覆絕緣(silicon-on-insulator，SOI)基底上時，傳統隔離技術如淺溝隔離(shallow trenchisolation)等可省卻。更重要的是，由于FinFET元件的立體結構增加了柵極與鰭片狀的硅基體的接觸面積，因此可增加柵極對于通道區域的載流子控制，從而降低小尺寸元件面臨的由源極引發的能帶降低(drain induced barrier lowering，DIBL)效應以及短通道效應(short channel effect)。此外，由于FinFET元件中同樣長度的柵極具有更大的通道寬度，因此可獲得加倍的漏極驅動電流。

雖然FinFET元件可獲得較高的漏極驅動電流，但FinFET元件仍然面對許多待解決的問題。舉例來說，FinFET元件的鰭片結構因具有纖長的輪廓特征，所以非常容易受到物理性或電性的外力影響，甚或因上述外力導致毀損。是以，FinFET元件的鰭片結構一直都需要有效的保護結構。

發明內容

因此，本發明的一目的在于提供一包含半導體元件以及可有效保護該半導體元件的整合裝置。

為達上述目的，本發明提供一種半導體整合裝置，該半導體整合裝置包含有一基底、多個主動鰭片(active fin)、以及多個第一保護鰭片(protecting fin)。該基底上至少定義有一主動區域，該多個主動鰭片設置于該主動區域內，而該多個第一保護鰭片環繞該主動區域，且該多個主動鰭片與該多個第一保護鰭片皆沿一第一方向延伸。

本發明另提供一種半導體整合裝置，該半導體整合裝置包含有一基底、多個主動鰭片、以及多個保護鰭片框(protecting fin frame)。該基底上至少定義有一主動區域，該多個主動鰭片設置于該主動區域內，而該多個保護鰭片框環繞該主動區域。

根據本發明所提供的半導體整合裝置，于該主動區域內設置用以建構半導體元件的該多個主動鰭片，同時于該主動區域外設置環繞該主動區域的該多個第一保護鰭片或該多個保護鰭片框。通過該多個第一保護鰭片與該多個保護鰭片框的設置，可避免該主動區域內纖長的該多個主動鰭片受到物理性或電性的外力影響。

附圖說明

圖1至圖4為本發明所提供的一種半導體整合裝置的第一較佳實施例的示意圖；

圖5為第一較佳實施例的一變化型的示意圖；

圖6為本發明所提供的一種半導體整合裝置的第二較佳實施例的示意圖；

圖7為第二較佳實施例的一變化型的示意圖；