[發明專利]一種TSV正面端部互連工藝

有效

• 申請號: 201310233922.2
• 申請日: 2013-06-13
• 公開（公告）號: CN103280427A
• 公開（公告）日: 2013-09-04
• 發明（設計）人: 戴風偉;于大全
• 申請（專利權）人: 華進半導體封裝先導技術研發中心有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 常亮

技術領域

本發明涉及半導體集成技術或三維集成技術領域，特別是涉及一種TSV正面端部互連工藝。

背景技術

隨著微電子技術的不斷進步，集成電路的特征尺寸不斷縮小，互連密度不斷提高。同時用戶對高性能低耗電的要求不斷提高。在這種情況下，靠進一步縮小互連線的線寬來提高性能的方式受到材料物理特性和設備工藝的限制，二維互連線的電阻電容（RC）延遲逐漸成為限制半導體芯片性能提高的瓶頸。硅通孔（Through?Silicon?Via，簡稱TSV）工藝通過在晶圓中形成金屬立柱，并配以金屬凸點，可以實現晶圓(芯片)之間或芯片與基板間直接的三維互連，這樣可以彌補傳統半導體芯片二維布線的局限性。這種互連方式與傳統的堆疊技術如鍵合技術相比具有三維方向堆疊密度大、封裝后外形尺寸小等優點，從而大大提高芯片的速度并降低功耗。因此，TSV技術已經被廣泛認為是繼鍵合、載帶焊和倒裝芯片之后的第四代封裝技術，將逐漸成為高密度封裝領域的主流技術。

TSV是通過在芯片和芯片、晶圓和晶圓之間制作垂直導通孔，然后在導通孔內通過電鍍等方式沉積導電物質而實現互連的技術。然而現有工藝中TSV正面端部互連工藝具有以下缺點：

對于小孔徑、高深寬比的TSV，電鍍銅填孔并退火處理后，TSV孔內的銅柱會明顯凸出硅基表面，需要額外工藝去除，增加了成本；

在當前TSV的各向同性的干法刻蝕工藝中，TSV孔邊緣處會出現成突起部分，當制作SiO₂絕緣層，種子層和銅填充時，會形成一個多層結構的“應力集中”區，使此處的絕緣層與基底之間產生容易分層或裂紋，嚴重影響TSV質量和可靠性，而當前的工藝無法消除應力集中區的影響；

為了滿足TSV孔內絕緣層（SiO₂）的覆蓋率，沉積時，表面絕緣層一般會很厚，這將會產生很大的SiO₂薄膜應力，這也將會影響TSV的質量和可靠性；

此外，當進行CMP工藝時，需要控制拋光精度，以保留硅基表面一定厚度的絕緣層，增加了工藝難度。

因此，針對上述技術問題，有必要提供一種TSV正面端部互連工藝。

發明內容

有鑒于此，本發明的目的在于提供一種TSV正面端部互連工藝，降低了各步工藝中的難度，提高了TSV的質量和可靠性。

為了實現上述目的，本發明實施例提供的技術方案如下：

一種TSV正面端部互連工藝，所述工藝包括以下步驟：

S1、采用刻蝕工藝在基底上制備若干TSV孔；

S2、在TSV孔內壁及基底表面制備絕緣層；

S3、在TSV孔中及絕緣層表面電鍍形成TSV導電柱，所述TSV導電柱由于TSV刻蝕工藝，會在端部拐角處產生應力集中區；

S4、CMP工藝，去除包括TSV導電柱在內的一定厚度的硅基底以減小或消除TSV端部拐角處的應力集中區；

S5、對TSV導電柱進行退火，使TSV導電柱凸出于基底之上一定高度；

S6、在基底及TSV導電柱表面制備鈍化層；

S7、去除部分鈍化層，使TSV導電柱頂部暴露出鈍化層；

S8、制備TSV導電柱的金屬互連結構。

作為本發明的進一步改進，所述步驟S1中刻蝕工藝為各向同性干法刻蝕。

作為本發明的進一步改進，所述步驟S3前還包括：

在絕緣層表面制備種子層。

作為本發明的進一步改進，所述步驟S4中CMP工藝包括：

去除基底表面上的多余的導電層、絕緣層、部分基底及基底內的TSV導電柱。

作為本發明的進一步改進，所述步驟S7中“去除部分鈍化層”采用等離子體刻蝕或CMP工藝。

作為本發明的進一步改進，所述步驟S8包括：

在TSV導電柱及鈍化層上制備再分布層、以及金屬焊盤或金屬凸點。

本發明TSV正面端部互連工藝的有益效果是：

減小或去除了TSV導電柱的應力集中區，降低由于應力而產生絕緣層與基底之間分層或裂紋的可能性；

利用電鍍TSV導電柱并進行退火處理后，TSV導電柱會凸出這一現有工藝的缺陷，實現TSV導電柱與再分布層金屬的互連。

無需精確控制CMP厚度，降低了CMP工藝的難度；

利用TSV退火后銅柱突出這一工藝缺陷制造互連層；

提高了TSV的質量和可靠性。

附圖說明