[發(fā)明專利]用于平衡接口速率的緩沖存儲(chǔ)電路

無效

• 申請(qǐng)?zhí)枺?/td>: 201310233493.9
• 申請(qǐng)日: 2013-06-14
• 公開（公告）號(hào): CN103294631A
• 公開（公告）日: 2013-09-11
• 發(fā)明（設(shè)計(jì)）人: 康清華
• 申請(qǐng)（專利權(quán)）人: 成都思邁科技發(fā)展有限責(zé)任公司
• 主分類號(hào): G06F13/38
• 分類號(hào): G06F13/38;G11C7/10
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術(shù)領(lǐng)域

本發(fā)明涉及通信領(lǐng)域，具體涉及用于平衡接口速率的緩沖存儲(chǔ)電路。

背景技術(shù)

緩沖存儲(chǔ)器（Cache）是一種高速緩沖存儲(chǔ)器，是為了解決CPU和主存之間速度不匹配而采用的一項(xiàng)重要技術(shù)。緩沖存儲(chǔ)器是介于CPU和主存之間的小容量存儲(chǔ)器，但存取速度比主存快。目前主存容量配置幾百M(fèi)B的情況下，緩沖存儲(chǔ)器的典型值是幾百KB。緩沖存儲(chǔ)器能高速地向CPU提供指令和數(shù)據(jù)，從而加快了程序的執(zhí)行速度。從功能上看，它是主存的緩沖存儲(chǔ)器，由高速的SRAM組成。當(dāng)前隨著半導(dǎo)體器件集成度的進(jìn)一步提高，緩沖存儲(chǔ)器已放入到CPU中，其工作速度接近CPU的速度，從而能組成兩級(jí)以上的緩沖存儲(chǔ)器系統(tǒng)。以太網(wǎng)接口與E1接口傳來的數(shù)據(jù)包都先放入緩沖存儲(chǔ)器中處理。我們知道以太網(wǎng)接口與E1接口的速率相差很大，在現(xiàn)有技術(shù)中還沒有使用緩沖存儲(chǔ)器的電路中處理，來平衡以太網(wǎng)接口和E1接口的速率，讓數(shù)據(jù)以合適的速率發(fā)送。

發(fā)明內(nèi)容

本發(fā)明克服了現(xiàn)有技術(shù)的不足，提供用于平衡接口速率的緩沖存儲(chǔ)電路，讓以太網(wǎng)接口與E1接口傳來的數(shù)據(jù)包都先放入緩沖存儲(chǔ)器中處理，再以合適的速率傳輸，平衡了以太網(wǎng)接口和E1接口的速率。

為解決上述的技術(shù)問題，本發(fā)明采用以下技術(shù)方案：用于平衡接口速率的緩沖存儲(chǔ)電路，包括緩沖存儲(chǔ)器，所述的緩沖存儲(chǔ)器上設(shè)置有若干個(gè)數(shù)據(jù)線接口、多個(gè)電源接口、多個(gè)接地端和處理器時(shí)鐘CLK，多個(gè)電源接口均接入3.3V電源，多個(gè)接地端均接地，處理器時(shí)鐘CLK上連接有電阻R1，若干個(gè)數(shù)據(jù)線接口接入數(shù)據(jù)；所述的緩沖存儲(chǔ)器上的時(shí)鐘校驗(yàn)端口CKE接電源。

進(jìn)一步的，所述的緩沖存儲(chǔ)器上的NC/RFU端口和NC端口均懸空，緩沖存儲(chǔ)器上的BA端口接地。

進(jìn)一步的，所述的緩沖存儲(chǔ)器上的端口LDQM與端口SUDQM連接。

進(jìn)一步的，所述的緩沖存儲(chǔ)器上的/WE端口、/CAS端口、/RAS端口和/CS端口依次連接在SUDQM端口、SWE端口、SCAS端口、SRAS端口和SCSN端口上。

進(jìn)一步的，所述的緩沖存儲(chǔ)器型號(hào)為K4S161622H。

進(jìn)一步的，所述的電阻R1為33歐。

與現(xiàn)有技術(shù)相比，本發(fā)明的有益效果是：

1、???????????????????????????本發(fā)明把以太網(wǎng)接口與E1接口傳來的數(shù)據(jù)包都先放入緩沖存儲(chǔ)器中處理，將速率差異較大的以太網(wǎng)接口與E1接口的數(shù)據(jù)信息速率接近平衡，再進(jìn)行數(shù)據(jù)傳遞，數(shù)據(jù)傳遞效果更好。

2、???????????????????????????在處理器時(shí)鐘CLK上連接有電阻R1，用以分掉一部分電壓，防止該處電壓過大損壞接口。

附圖說明

圖1為本發(fā)明的原理框圖。

具體實(shí)施方式

下面結(jié)合附圖對(duì)本發(fā)明作進(jìn)一步闡述，本發(fā)明的實(shí)施例不限于此。

實(shí)施例：

如圖1所示，本發(fā)明包括緩沖存儲(chǔ)器，緩沖存儲(chǔ)器型號(hào)為K4S161622H。本實(shí)施例的緩沖存儲(chǔ)器上設(shè)置有若干個(gè)數(shù)據(jù)線接口、多個(gè)電源接口、多個(gè)接地端和處理器時(shí)鐘CLK，多個(gè)電源接口均接入3.3V電源，多個(gè)接地端均接地，處理器時(shí)鐘CLK上連接有電阻R1，電阻R1為33歐，若干個(gè)數(shù)據(jù)線接口接入數(shù)據(jù)。所述的緩沖存儲(chǔ)器上的時(shí)鐘校驗(yàn)端口CKE接電源。其中緩沖存儲(chǔ)器上的NC/RFU端口和NC端口均懸空，緩沖存儲(chǔ)器上的BA端口接地。緩沖存儲(chǔ)器上的端口LDQM與端口SUDQM連接，緩沖存儲(chǔ)器上的/WE端口、/CAS端口、/RAS端口和/CS端口依次連接在SUDQM端口、SWE端口、SCAS端口、SRAS端口和SCSN端口上。

首先將以太網(wǎng)接口與E1接口傳來的數(shù)據(jù)包都先放入緩沖存儲(chǔ)器中處理，使速率差異很大的以太網(wǎng)接口與E1接口接近平衡以后再進(jìn)行數(shù)據(jù)傳輸，實(shí)現(xiàn)以太網(wǎng)接口與E1接口的對(duì)接，該電路簡(jiǎn)單，使用方便。

如上所述便可實(shí)現(xiàn)該發(fā)明。