[發明專利]半導體制造方法

有效

• 申請號: 201310215646.7
• 申請日: 2013-05-31
• 公開（公告）號: CN104217947B
• 公開（公告）日: 2018-11-06
• 發明（設計）人: 殷華湘;羅軍;陳率;朱慧瓏
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L21/311
• 代理公司: 北京藍智輝煌知識產權代理事務所(普通合伙) 11345
• 代理人: 陳紅

本發明提供了一種FinFET制造方法，在形成具有不同高度頂面的假柵極層之后，形成完全覆蓋假柵極層的介質層，通過對介質層進行回刻蝕，暴露出具有較高頂面的部分假柵極層，并通過暴露出的頂面對該部分假柵極層進行各向異性干刻蝕，由于各項異性干刻蝕的刻蝕速率容易控制，可以使該部分假柵極層的頂面下降至與較低頂面的部分假柵極層水平，從而能夠在去除介質層后獲得具有平坦表面的假柵極層，有利于后續工藝的進行并保證了器件良率。

技術領域

本發明涉及半導體器件制造方法領域，特別地，涉及一種FinFET假柵平坦化工藝的半導體制造方法。

背景技術

近30年來，半導體器件一直按照摩爾定律等比例縮小，半導體集成電路的特征尺寸不斷縮小，集成度不斷提高。隨著技術節點進入深亞微米領域，例如100nm以內，甚至45nm以內，傳統場效應晶體管(FET)，也即平面FET，開始遭遇各種基本物理定律的限制，其等比例縮小的前景受到挑戰。因此，眾多新型結構的FET被開發出來，以應對現實的需求，而FinFET就是其中一種非常具有等比例縮小潛力的新結構器件。

FinFET，鰭狀場效應晶體管，是一種多柵半導體器件。由于結構上的獨有特點，FinFET成為深亞微米集成電路領域極具發展前景的器件。顧名思義，FinFET包括一個垂直于體硅的襯底的Fin，Fin被稱為鰭片或鰭狀半導體柱，不同的FinFET被STI(淺溝槽隔離)結構分割開來。不同于常規的平面FET，FinFET的溝道區位于Fin之內。柵極絕緣層和柵極在側面和頂面包圍Fin，從而形成至少兩面的柵極，即位于Fin的兩個側面上的柵極；同時，通過控制Fin的厚度，使得FinFET具有極佳的特性：更好的短溝道效應抑制能力，更好的亞閾值斜率，較低的關態電流，無浮體效應，更低的工作電壓，等等。

現有的FinFET結構及其制造方法通常包括：在體硅襯底或者SOI襯底中刻蝕形成多個平行的沿第一方向延伸的Fin和溝槽；在溝槽中填充絕緣材料形成淺溝槽隔離(STI)；在Fin頂部以及側壁沉積通常為氧化硅的假柵極絕緣層，在假柵極絕緣層上沉積通常為多晶硅或者非晶硅的假柵極層；刻蝕假柵極層和假柵極絕緣層，形成沿第二方向延伸的假柵極堆棧，其中第二方向優選地垂直于第一方向；在假柵極堆棧的沿第一方向兩側形成柵極側墻；刻蝕柵極側墻的沿第一方向兩側的Fin形成源漏溝槽，并在源漏溝槽中外延形成源漏區；沉積層間介質層(ILD)；去除假柵極堆棧，在ILD中形成柵極溝槽；在柵極溝槽中沉積高k柵極絕緣層以及金屬、金屬合金或金屬氮化物的柵極導電層。

其中，在形成多晶硅或非晶硅的假柵極層(可以參考附圖2的假柵極層4)之后，需要對假柵極層進行平坦化，以利于后續工藝的進行。然而，在現有的FinFET工藝中，平坦化停止同一介質內部而缺少終點觸發，假柵極層的平坦化難以得到精確控制，工藝的均勻性和重復性都比較差，這也對后續工藝和整個FinFET的結構帶來了不良的影響。

因此，需要提供一種新的FinFET制造方法，改善現有的假柵極層平坦化的缺陷，以獲得更好的工藝可控性和器件良率。

發明內容

針對現有技術中假柵極層平坦化難以控制的缺陷，本發明采用額外形成的介質層以及回刻蝕工藝，使得假柵極層平坦化具有良好的可控性，均勻性和可重復性都得到了保證。

根據本發明的一個方面，本發明提供一種半導體器件制造方法，包括如下步驟：

提供襯底，在所述襯底上形成鰭片；

形成假柵極絕緣層；

全面性形成假柵極層，其中，位于所述鰭片正上方的所述假柵極層具有第一頂面，位于所述鰭片之外的所述襯底上方的所述假柵極層具有第二頂面，所述第一頂面高于所述第二頂面；

形成完全覆蓋所述假柵極層的介質層；

對所述介質層進行回刻蝕，暴露出所述假柵極層的所述第一頂面；