[發(fā)明專利]CPCI總線彈載部件應(yīng)答模擬與測試設(shè)備及其實現(xiàn)方法

有效

• 申請?zhí)枺?/td>: 201310201369.4
• 申請日: 2013-05-27
• 公開（公告）號: CN103279125A
• 公開（公告）日: 2013-09-04
• 發(fā)明（設(shè)計）人: 許永輝;孫闖;韓超;魏祎
• 申請（專利權(quán)）人: 哈爾濱工業(yè)大學(xué)
• 主分類號: G05B23/02
• 分類號: G05B23/02;G05B19/042
• 代理公司: 哈爾濱市松花江專利商標(biāo)事務(wù)所 23109
• 代理人: 張宏威

1.CPCI總線彈載部件應(yīng)答模擬與測試設(shè)備，其特征在于，它包括DSP（1）、FPGA（2）、通訊功能電路（3）、CPCI總線（4）、PCI總線（5）、DSP總線（6）、程序存儲器（7）、大容量數(shù)據(jù)緩存（8）、大容量壓載數(shù)據(jù)存儲器（9）和串行EEPROM（10），所述通訊功能電路（3）包括光電隔離電路（11）和電平轉(zhuǎn)換電路（12），所述FPGA（2）內(nèi)部有HDLC邏輯電路（13）、復(fù)位譯碼及時鐘邏輯電路（14）和讀寫控制電路（15），所述DSP（1）內(nèi)部有PCI接口電路（16）和EMIF接口電路（17），

DSP（1）的PCI接口電路（16）通過PCI總線（5）連接到CPCI總線（4）上，DSP（1）的EMIF接口電路（17）連接到DSP總線（6）上，串行EEPROM（10）的數(shù)據(jù)輸出端與DSP（1）的PCI接口電路（16）的數(shù)據(jù)輸入端相連接，程序存儲器（7）的數(shù)據(jù)輸出端與DSP（1）的EMIF接口電路（17）的數(shù)據(jù)輸入端相連接，

大容量數(shù)據(jù)緩存（8）和大容量壓載數(shù)據(jù)存儲器（9）分別連接到DSP總線（6）上，

FPGA（2）的HDLC邏輯電路（13）、復(fù)位譯碼及時鐘邏輯電路（14）和讀寫控制電路（15）分別連接到DSP總線（6）上，復(fù)位譯碼及時鐘邏輯電路（14）的第一數(shù)據(jù)輸出端與HDLC邏輯電路（13）的數(shù)據(jù)輸入端相連接，復(fù)位譯碼及時鐘邏輯電路（14）的第二數(shù)據(jù)輸出端與讀寫控制電路（15）的數(shù)據(jù)輸入端相連接，讀寫控制電路（15）的數(shù)據(jù)輸出端連接在大容量壓載數(shù)據(jù)存儲器（9）的數(shù)據(jù)輸入端上，

FPGA（2）的HDLC邏輯電路（13）的邏輯數(shù)據(jù)輸入輸出端與通訊功能電路（3）的光電隔離電路（11）的邏輯數(shù)據(jù)輸入輸出端相連接，光電隔離電路（11）的第一數(shù)據(jù)輸出端與一個電平轉(zhuǎn)換電路（12）的數(shù)據(jù)輸入端相連接，光電隔離電路（11）的第二數(shù)據(jù)輸出端與另一個電平轉(zhuǎn)換電路（12）的數(shù)據(jù)輸入端相連接。

2.根據(jù)權(quán)利要求1所述CPCI總線彈載部件應(yīng)答模擬與測試設(shè)備，其特征在于，所述DSP（1）采用TMS320DM642實現(xiàn)。

3.根據(jù)權(quán)利要求1所述CPCI總線彈載部件應(yīng)答模擬與測試設(shè)備，其特征在于，所述FPGA（2）的HDLC邏輯電路（13）包括接收邏輯電路（18）和發(fā)送邏輯電路（19），所述接收邏輯電路（18）包括檢“7E”邏輯電路（18-1）、去“0”邏輯電路（18-2）、串并轉(zhuǎn)換電路（18-3）、接收FIFO電路（18-4）、CRC校驗電路（18-5）和接收控制邏輯電路（18-6），

檢“7E”邏輯電路（18-1）的串行數(shù)據(jù)輸入端連接光電隔離電路（11）的串行數(shù)據(jù)輸出端，檢“7E”邏輯電路（18-1）的串行數(shù)據(jù)輸出端連接去“0”邏輯電路（18-2）的串行數(shù)據(jù)輸入端，去“0”邏輯電路（18-2）的串行數(shù)據(jù)輸出端同時連接串并轉(zhuǎn)換電路（18-3）的串行數(shù)據(jù)輸入端和CRC校驗電路（18-5）的串行數(shù)據(jù)輸入端，串并轉(zhuǎn)換電路（18-3）的并行數(shù)據(jù)輸出端連接接收FIFO電路（18-4）的并行數(shù)據(jù)輸入端，接收FIFO電路（18-4）的數(shù)據(jù)輸出端連接到DSP總線（6）上，CRC校驗電路（18-5）的檢錯標(biāo)志數(shù)據(jù)輸出端連接到DSP總線（6）上，

接收控制邏輯電路（18-6）的地址/片選控制輸入端連接在DSP總線（6）上，接收控制邏輯電路（18-6）的時鐘控制信號輸入端與光電隔離電路（11）的時鐘控制信號輸出端相連接，接收控制邏輯電路（18-6）的第一控制信號輸出端連接接收FIFO電路（18-4）的控制信號輸入端，接收控制邏輯電路（18-6）的第二控制信號輸出端連接串并轉(zhuǎn)換電路（18-3）的控制信號輸入端，接收控制邏輯電路（18-6）的第三控制信號輸出端連接去“0”邏輯電路（18-2）的控制信號輸入端，接收控制邏輯電路（18-6）的第四控制信號輸出端連接檢“7E”邏輯電路（18-1）的控制信號輸入端，

所述檢“7E”邏輯電路（18-1）用于將監(jiān)測到“7E”幀頭，并且隨后的8bit數(shù)據(jù)不是“7E”的數(shù)據(jù)送入去“0”邏輯電路（18-2）進(jìn)行去零操作。